CMOS圖像傳感器的圖像采集系統(tǒng)的研究與實(shí)現(xiàn)

姚洪濤，李曉宇，陳 磊，谷元保

（長(zhǎng)春理工大學(xué) 計(jì)算機(jī)科學(xué)技術(shù)學(xué)院，吉林 長(zhǎng)春 130022）

隨著CMOS制造工藝的發(fā)展，CMOS圖像傳感器芯片以其成本低、集成度高、單一供電電壓、功耗低等優(yōu)點(diǎn)，在安防監(jiān)控領(lǐng)域占有的市場(chǎng)越來越大。一款CMOS芯片在進(jìn)入市場(chǎng)之前必須對(duì)其采集的圖像質(zhì)量進(jìn)行評(píng)估。這就需要開發(fā)相應(yīng)的圖像采集系統(tǒng)來做對(duì)應(yīng)的測(cè)試工作。目前國(guó)內(nèi)外諸多公司和科研機(jī)構(gòu)已經(jīng)開發(fā)出了接口各異的CMOS圖像傳感器圖像采集系統(tǒng)。而基于USB2.0接口的采集系統(tǒng)具有這樣的特點(diǎn)，支持熱插拔、傳輸速率高、占用系統(tǒng)資源少、易于擴(kuò)展、兼容性好[1]。本文就研究設(shè)計(jì)了一套基于USB2.0的CMOS圖像傳感器圖像采集與驗(yàn)證系統(tǒng)。

1 系統(tǒng)的組成和工作原理

本系統(tǒng)主要由CMOS圖像傳感器感光模塊、FPGA邏輯控制模塊、USB接口模塊、上位機(jī)PC端等組成。系統(tǒng)總體框圖如圖1所示。

圖1 系統(tǒng)總體框架圖Fig.1 Block diagram of the whole system

CMOS圖像傳感器感光模塊對(duì)目標(biāo)進(jìn)行成像，生成圖像數(shù)據(jù)；FPGA邏輯控制模塊完成數(shù)字圖像的接收和存取，并協(xié)調(diào)控制各個(gè)模塊；USB接口模塊完成信息的傳輸；上位機(jī)PC端負(fù)責(zé)發(fā)送控制命令和處理顯示圖像數(shù)據(jù)[1]。

系統(tǒng)上電后，通過USB線連接到PC端，打開PC端的上位機(jī)軟件，通過上位機(jī)軟件把CMOS圖像傳感器的寄存器配置文件發(fā)送給FPGA。FPGA把USB接口傳來的寄存器配置信息通過I2C總線模塊傳送給CMOS圖像傳感器。CMOS圖像傳感器芯片根據(jù)I2C總線傳來的信息配置控制寄存器。配置的控制寄存器包括增益控制寄存器、曝光控制寄存器、白平衡控制寄存器、圖像輸出格式控制寄存器等。控制寄存器配置完后，CMOS圖像傳感器就可以采集圖像了。

CMOS圖像傳感器把數(shù)字圖像數(shù)據(jù)傳輸給FPGA芯片；FPGA芯片把接收到的圖像信息先緩存進(jìn)SRAM，待一幀圖像接收完后，再讀取SRAM中信息，通過USB接口傳送給PC端的上位機(jī)軟件；上位機(jī)軟件把接收到的圖像信息顯示出來。

2 系統(tǒng)實(shí)現(xiàn)

2.1 CMOS圖像傳感器芯片外圍電路設(shè)計(jì)

本系統(tǒng)所用的CMOS圖像傳感器內(nèi)部既有模擬信號(hào)又有數(shù)字信號(hào)，給這兩種信號(hào)電路模塊分別用模擬電壓與數(shù)字電壓供電。設(shè)計(jì)框圖如圖2所示。

圖2 圖像傳感器外圍電路設(shè)計(jì)框圖Fig.2 The image sensor circuit design diagram

本設(shè)計(jì)中使用的CMOS圖像傳感器芯片所需供電電壓是3.3 V，分辨率為640X480。本設(shè)計(jì)選用的供電芯片是XC6203E332。此款芯片輸入電壓最大可承受8 V電壓，而輸出電壓穩(wěn)定在3.3 V，最大輸出電流可達(dá)400 mA。本模塊的供電電壓來自USB總線的5 V電壓。

本設(shè)計(jì)還為感光芯片掛載了一片華邦公司的型號(hào)為W25X80A的FLASH存儲(chǔ)芯片。這款FLASH的最大存儲(chǔ)容量可達(dá)8 Mb，工作電壓為2.7～3.6 V，工作電流為5 mA,支持標(biāo)準(zhǔn)的SPI（串行外設(shè)接口），擦除塊大小為64Kb，擦寫次數(shù)可達(dá)100000次。這個(gè)FLASH芯片用來燒錄成熟的寄存器配置文件，也可以用來存儲(chǔ)將來開發(fā)菜單用的圖片信息。這樣感光芯片一上電就可以工作而不需要上位機(jī)來發(fā)送配置文件。

2.2 FPGA邏輯控制模塊電路設(shè)計(jì)

FPGA芯片是系統(tǒng)的核心控制器件，使得各個(gè)模塊協(xié)調(diào)工作。本設(shè)計(jì)可把芯片內(nèi)部細(xì)分為數(shù)字圖像信號(hào)讀取控制模塊、I2C總線控制模塊、PROM控制模塊、SRAM讀寫控制模塊、USB控制模塊等[2]。本系統(tǒng)選用的是Xilinx公司的XC3S400型FPGA芯片。該芯片系統(tǒng)門數(shù)有400 K，等量邏輯單元有8064個(gè)，可配置邏輯模塊 （CLB）896個(gè)，分布式RAM大小為56 Kb，塊RAM大小為288 Kb，專用乘法器16個(gè)，4個(gè)時(shí)鐘管理單元（DCM），最大用戶輸入/輸出端口數(shù)為264個(gè)。

本系統(tǒng)選用的PROM芯片是Xilinx公司的XCF04SVO0 2C型可編程芯片，工作電壓為3.3 V，大小為4 Mb。

本系統(tǒng)從CMOS圖像傳感器采集的圖像信息量大，傳輸速度快，輸出到USB接口的速度與采集速度不匹配，這樣會(huì)導(dǎo)致圖像信息的丟失。為了使的輸入與輸出的速度匹配，本系統(tǒng)在FPGA外圍掛載了兩片SRAM緩存芯片，使得傳輸可以進(jìn)行乒乓操作。FPGA先把從CMOS圖像傳感器芯片采集的圖像數(shù)據(jù)存儲(chǔ)進(jìn)SRAM-1中，待存儲(chǔ)完一幀圖像后，寫地址指針指向SRAM-2，同時(shí)讀地址指針指向SRAM-1，SRAM-2存儲(chǔ)接下來一幀的圖像數(shù)據(jù)。在向SRAM-2中寫數(shù)據(jù)的同時(shí)，F(xiàn)PGA從SRAM-1中讀出圖像數(shù)據(jù)，輸出給USB接口模塊。待SRAM-2寫完一幀圖像數(shù)據(jù)時(shí)，寫地址指針指向SRAM-1，讀地址指針指向SRAM-2。本系統(tǒng)選用的是Cypress公司的型號(hào)為CY7C1069AV33的SRAM芯片，工作電壓3.3 V，大小為2 MB。

2.2.1 FPGA芯片與圖像傳感器接口設(shè)計(jì)

FPGA芯片與CMOS圖像傳感器芯片的接口電路設(shè)計(jì)框圖如圖3所示。

圖3 FPGA與感光芯片接口電路設(shè)計(jì)Fig.3 FPGA and the photosensitive chip interface circuit design

FPGA的I2C控制模塊，通過SDA數(shù)據(jù)總線和SCL時(shí)鐘信號(hào)線把寄存器配置信息寫入CMOS圖像傳感器芯片內(nèi)部的寄存器。通過寄存器來設(shè)置感光芯片的工作方式。工作過程中，上位機(jī)也可以通過這兩個(gè)信號(hào)線讀取CMOS圖像傳感器內(nèi)部寄存器的值。FPGA芯片XC3S400的8個(gè)I/O口與感光芯片的8條數(shù)字圖像數(shù)據(jù)輸出線相連。VSYNC為幀同步信號(hào)，其下降沿表示一幀圖像的開始。HREF為行同步信號(hào)，其高電平期間表示輸出某行的圖像數(shù)據(jù)。PCLK為27 MHZ的像素同步時(shí)鐘信號(hào)。一幀圖像開始后，當(dāng)HREF為高電平，并且PCLK是上升沿時(shí)，輸出的圖像數(shù)據(jù)DATA[7:0]才為有效數(shù)據(jù)。FPGA芯片根據(jù)采集到的VSYNC、HREF和PCLK信號(hào)信息來控制CY7C1069AV33的讀寫。

2.2.2 FPGA芯片與USB模塊的接口設(shè)計(jì)

USB接口芯片選用的是Cypress公司的USB2.0接口芯片CY7C68013A。這款芯片內(nèi)部集成了USB2.0收發(fā)器，支持12 Mbps的全速傳輸和480 Mbps的高速傳輸，內(nèi)部還集成了智能串行引擎 （SIE）、增強(qiáng)型8051控制器、通用可編程接口（GPIF）、8.5 KB的RAM和4 KB的FIFO存儲(chǔ)器[3-6]。USB芯片與FPGA的接口電路設(shè)計(jì)如圖4所示。

圖4 USB芯片與FPGA芯片接口設(shè)計(jì)Fig.4 Design of USB interface chip ang FPGA chip

圖4 中FD[15:0]作為數(shù)據(jù)總線，用于傳輸數(shù)字圖像信息；FIFOADR[1:0]為 4個(gè) FIFO 的地址信號(hào)；FLAGA、FLAGB、FLAGC、FLAGD為FIFO從模式下的狀態(tài)輸出信號(hào)；CLKOUT為12MHZ的時(shí)鐘輸出信號(hào)；IFCLK為外部輸入的數(shù)據(jù)同步時(shí)鐘信號(hào)；SLWR為低電平有效的寫FIFO使能信號(hào)；SLRD為FIFO的讀使能信號(hào)；SLOE是輸出使能信號(hào)；INT1中斷標(biāo)志信號(hào)，當(dāng)傳輸完一幀圖像信息時(shí)產(chǎn)生一次中斷；PKTEND為包結(jié)束標(biāo)志信號(hào)，此信號(hào)低電平有效[7]。

FPGA向USB模塊傳送數(shù)字圖像信息時(shí)，先通過FIFOADR[1:0]地址線選擇與端點(diǎn)對(duì)應(yīng)的FIFO緩沖區(qū)。然后通過FIFO的狀態(tài)信號(hào)線判斷所選定FIFO緩沖區(qū)是否為滿狀態(tài)。如果所選FIFO為滿狀態(tài)則FPGA不發(fā)送數(shù)據(jù)，進(jìn)入等待狀態(tài)；如果所選FIFO為未滿狀態(tài)則FPGA拉低SLWR信號(hào)一個(gè)IFCLK周期，告訴USB模塊寫周期開始[6]。而后，F(xiàn)PGA把發(fā)送到數(shù)據(jù)送到FD[15:0]數(shù)據(jù)總線上，USB模塊在IFCLK的上升沿把數(shù)據(jù)從數(shù)據(jù)總線上讀進(jìn)FIFO緩沖區(qū)。

3 系統(tǒng)測(cè)試

圖像采集電路把采集的圖像數(shù)據(jù)傳輸給PC端，PC端的上位機(jī)軟件把采集的數(shù)字圖像數(shù)據(jù)按所需格式通過VGA顯示器顯示出來。采集的圖像如圖5所示，圖像大小為640X480。從圖中可以看出采集的圖像清晰，色彩鮮艷，無壞點(diǎn)，物體邊緣也比較平滑，由此可以判斷所設(shè)計(jì)的CMOS圖像傳感器圖像采集系統(tǒng)達(dá)到了設(shè)計(jì)要求。

4 結(jié)束語

本文研究了如何配置圖像傳感器的控制寄存器，并對(duì)數(shù)據(jù)圖像數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)傳輸也做了深入的研究。研究設(shè)計(jì)的數(shù)字圖像采集系統(tǒng)，具有傳輸速度快、功耗低、成本低、可擴(kuò)展性強(qiáng)等特點(diǎn)。

圖5 系統(tǒng)采集的測(cè)試圖像Fig.5 The test image acquiring system

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