基于ADS的三階電荷泵鎖相環的研究及仿真

趙 雪 ， 孫越強 ， 杜起飛

（1.中國科學院 空間科學與應用研究中心，北京 100190；2.中國科學院大學 北京 100190）

鎖相環是一個能夠實現閉環相位跟蹤的系統，它能夠自動跟蹤和對比兩個頻率的相位差，并通過反饋作用達到調節輸出信號相位的目的，最終將環路輸出鎖定在輸入頻率。基于該特性鎖相環已廣泛應用于通信、雷達、導航技術、計算機及生物醫療等領域。其中，電荷泵鎖相環（Charge Pump Phase-Locked Loops，CPPLL）具有易集成、低功耗、低抖動、無相差鎖定等優點，成為當今最熱門的鎖相環結構之一。

在鎖相環的設計過程中，環路帶寬是最為重要的參數。本文以三階電荷泵鎖相環為例，首先從理論上分析了環路帶寬與環路捕獲性能、環路輸出總相位噪聲之間關系，接著利用ADS仿真軟件搭建鎖相環電路模型進行仿真驗證，最后就如何選擇環路帶寬的問題進行探討。

1 環路基本相位模型

鎖相環是一個相位反饋控制系統[1]，主要由鑒相器（PD）、電荷泵（CP）、環路濾波器（LPF）、壓控振蕩器（VCO）和分頻器（DIV）構成。圖1（a）是典型的三階電荷泵鎖相環電路結構。圖1（b）是電荷泵鎖相環線性相位模型。該環路的閉環傳遞函數為：

式（1）中，ξ、wn表示環路系統參數，ξ為阻尼系數，wn為無阻尼振蕩頻率。式（2）中，Ic為電荷泵充放電電流大小，K0為壓控振蕩器的壓控靈敏度，N為分頻比，R和C1為環路濾波器的電阻值和電容值。在不同的情況下，環路帶寬的表征方式有所不同[2]。它是鎖相環最重要的性能參數之一，通常采用wn來表示鎖相環環路帶寬的大小。

2 環路捕獲性能

圖1 三階電荷泵鎖相環相關模型Fig.1 The related models of three order charge pump phase-locked loops

捕獲時間是評估環路捕獲性能的重要指標，它是指環路從開始到鎖定狀態所經歷的時間，包括頻率捕獲時間和相位捕獲時間。在實際應用中，鎖相環在諸如開機、換頻或由開環到閉環時，一開始環路總是處于失鎖狀態，因此環路需經由失鎖到鎖定的捕獲過程[3]。

結合圖1（a）所示模型，三階電荷泵鎖相環的捕獲時間的一般表達式[4]：

其中，Tf為頻率捕獲時間，Tθ為相位捕捉時間，wi為參考輸入頻率。

由式（3）可以看出，環路的捕獲性能同系統參數ξ和wn有著密切聯系。若要改善環路的捕獲性能，使捕獲時間變小，可以通過增大環路帶寬實現。但是，增大環路帶寬與提高環路濾波性能相矛盾。因此，在進行鎖相環設計時，環路濾波性能和捕獲性能之間需要折中考慮。

3 環路相位噪聲模型

相位噪聲是電荷泵鎖相環的一個重要指標，它是指在系統內各種噪聲作用下所表現的相位隨機起伏，相位的隨機起伏必然引起頻率的隨機起伏，由于頻率的起伏比較快，又稱之為短期頻率穩定度[5]，即相位噪聲在時域的表現。在電荷泵鎖相環中，噪聲來源很多，在進行線性分析時將噪聲均看作外部輸入，其等效噪聲模型如圖1（c）所示。

運用線性疊加原理，可得到輸出相位噪聲為[6]：

其中，θni（s）為參考頻率相位噪聲；θnp（s）為電荷泵鑒相器相位噪聲，即“環路底噪聲”；θnv（s）為壓控振蕩器相位噪聲。環路閉環傳遞函數 H（s）為低通型函數，誤差傳遞函數 He（s）為高通型函數。因此，參考頻率相位噪聲θni（s）和電荷泵鑒相器相位噪聲θnp（s）屬于低通型噪聲，而壓控振蕩器相位噪聲θnv（s）屬于高通型噪聲。

如圖2所示ABFIJ段為環路輸出總相位噪聲曲線。環路輸出低通型相位噪聲低頻段主要受參考頻率相位噪聲的影響，即圖中的AB段；低通型相位噪聲的遠端主要取決于環路底噪聲，即電荷泵鑒相器相位噪聲，此類噪聲在環路帶寬內呈現白噪聲特性，即圖中的BF段；環路輸出高通型相位噪聲主要取決于壓控振蕩器相位噪聲，即圖中的FIJ段[7]。

由式（4）可知，減小環路帶寬，有利于抑制低通型相位噪聲；反之，增大環路帶寬，有利于抑制高通型相位噪聲。因此，環路帶寬應存在一個折中的最佳值，可以使環路輸出總相位噪聲最小。低通型相位噪聲和高通型相位噪聲的交點F點對應的角頻率即是最佳環路帶寬wBL。

圖2 最佳環路帶寬示意圖Fig.2 diagram of the optimal loop bandwidth

4 基于ADS的仿真與分析

為了進一步驗證環路帶寬和環路捕獲性能、環路輸出總相位噪聲的關系，本文在ADS仿真軟件中搭建環路模型對三階電荷泵鎖相環進行仿真。本次仿真分別采用三組不同的電路參數，根據式（2）可以得到每組參數對應的環路帶寬wn的大小，如表1所示。

表1 三組仿真電路參數Tab.1 Three groups of circuit simulation param eters

4.1 環路捕獲性能仿真

當鎖相環路的輸入頻率發生變化時，會產生瞬時頻差，進而產生相位差。鑒于鎖相環的相位負反饋功能，環路會根據相位差及時調節誤差電壓，誤差電壓經過環路濾波器后轉變為控制電壓，控制壓控振蕩器VCO去跟蹤輸入頻率的變化。瞬態響應仿真可以反映鎖相環輸出頻率由壓控振蕩器自由振蕩頻率到鎖定頻率的時域變化，其仿真電路模型如圖3所示。在ADS軟件的可仿真周期內，調節輸入頻率，通過仿真還可得到鎖相環能夠鎖定的頻率范圍。

圖3 瞬態響應仿真電路模型Fig.3 diagram of transient response simulation circuitmodel

不同環路帶寬下環路的捕獲頻率范圍和捕獲時間匯總如表2所示。由表中數據可知，環路帶寬越寬，系統能夠捕獲的頻率范圍越大。這3組仿真所用到的壓控振蕩器自由振蕩頻率均為w0=240 kHz，輸入頻率與壓控振蕩器自由振蕩頻率的差值被稱為“環路固有頻差”。對比參數組1和參數組2的仿真結果，在捕獲48 kHz的頻率下限時，帶寬越寬，系統捕獲時間越小，捕獲速度越快。對比參數組2和參數組3的仿真結果，在環路帶寬為15.72×103rad/s的情況下，鎖相環捕獲550 kHz需要5.233ms，而在環路帶寬為24.86×103rad/s的情況下，鎖相環捕獲635 kHz僅需要4.567ms，顯然也可以得出上述結論。綜上所述，本次仿真結果表明，環路帶寬越寬，鎖相環的捕獲頻率范圍越大，捕獲時間也越短，捕獲性能越好。但是，環路帶寬與鎖相環濾波特性密切相關，環路帶寬越大意味著環路濾波性能越差。在實際工程設計中，環路的濾波性能和捕獲性能需要根據實際應用折中考慮。

4.2 環路相位噪聲仿真

環路噪聲主要來源于輸入參考頻率相位噪聲、電荷泵鑒相器相位噪聲和壓控振蕩器相位噪聲。仿真基于ADS軟件搭建的電路模型，如圖4所示，對環路帶寬與環路輸出總相位噪聲之間關系進行驗證。3組參數仿真結果如圖5（a）、（b）、（c）所示，其中PN_PFD_only為電荷泵鑒相器相位噪聲，PN_Ref_only為參考頻率相位噪聲，PN_VCO_only為壓控振蕩器相位噪聲，PN_Total為輸出總相位噪聲。仿真驗證了理論分析結果，即環路輸出相位噪聲在低頻段主要受參考頻率相位噪聲和電荷泵鑒相器相位噪聲的影響，在高頻段主要受壓控振蕩器相位噪聲的影響。

表2 捕獲性能仿真結果匯總Tab.2 Sim ulation results of capture perform ance

圖4 環路輸出總相位噪聲仿真模型Fig.4 diagram of output phase noise simulation circuit

仿真得到的3條曲線中圖5（b）的環路輸出總相位噪聲曲線與圖2的理想曲線基本相符。

當實際環路帶寬小于最佳環路帶寬時，在頻率大于實際環路帶寬且小于最佳環路帶寬處，壓控振蕩器相位噪聲占主導地位且大于低通型相位噪聲，輸出總相位噪聲突然上升，使得輸出總相位噪聲曲線上出現“尖峰”，且在774.3 Hz處達到最大值，如圖5（a）所示；當實際環路帶寬大于最佳環路帶寬時，在頻率大于最佳環路帶寬且小于實際環路帶寬處，環路低通型相位噪聲占主導地位且大于壓控振蕩器相位噪聲，輸出總相位噪聲曲線在27.83 kHz處出現“凹陷”現象，如圖5（c）所示。

圖5 環路輸出總相位噪聲仿真結果Fig.5 Simulation results of output phase noise

通過對比仿真結果與理想曲線可知，在實際設計過程中，可根據輸出總相位噪聲曲線的特點來判斷環路帶寬取值是否合理。

如圖6可知，環路帶寬小或大對于噪聲的總抑制性能均不理想。如參數組1條件下，環路帶寬小，環路對高通型噪聲抑制性能較差；參數組3條件下，環路帶寬大，環路對低通型噪聲抑制較差。不同的環路噪聲模型均存在最佳的環路帶寬使環路輸出總相位噪聲功率最小。在實際應用中，環路噪聲模型不同，最佳環路帶寬取值也不同。若低通型噪聲對環路影響較大，可以適當減小環路帶寬；若高通型噪聲對環路影響較大 ，可以適當放寬環路帶寬。

圖6 不同環路帶寬下輸出總相位噪聲曲線匯總Fig.6 Simulation results of the output phase noise with different loop bandwidth

5 結 論

環路帶寬的選擇對于鎖相環電路設計至關重要。借助三階電荷泵鎖相環模型基于ADS仿真對比理論分析可知：不同的環路噪聲模型均存在最佳的環路帶寬，環路帶寬的選取不僅要從降低環路總相位噪聲的角度出發，還應綜合考慮環路捕捉頻率范圍和捕獲時間。通過對比仿真的環路輸出總相位噪聲曲線與理想曲線來判斷環路帶寬是否合理，結合對環路捕獲性能的要求，可以達到進一步優化環路帶寬的目的。

[1]百創.高性能低噪聲鎖相環分析與設計[D].國防科學技術大學，2009.

[2]Floyd M.Gardner.Phaselock Techniques[M].人民郵電出版社，2007.

[3]鄭繼禹，張厥盛，萬心平.鎖相技術[M].西安電子科技大學出版社，2011.

[4]馮偉平.一種基于CMOS工藝的電荷泵鎖相環芯片的設計[EB/OL].[2015-03-16].http://wenku.baidu.com/view/f842c77 002768e9951e73857.htm l.

[5]張建斌.鎖相與頻率合成[M].科學出版社，2012.

[6]李澤鵬，高玉良，張路.有源二階鎖相環路濾波器設計[J].空軍雷達學院學報，2011（6）:192-195.

[7]吳文偉.選擇低相位噪聲頻率合成器的最佳帶寬[J].電信快報，2000（12）:25-28.