C頻段寬帶低雜散頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

摘 要： 在此介紹了小數(shù)分頻鎖相頻率合成器的相關(guān)理論。設(shè)計(jì)一個(gè)帶寬為580 MHz、雜散抑制度≤-60 dBc、相位噪聲≤-85 dBc/Hz@10 kHz的C頻段寬帶低雜散頻率合成器。利用雙環(huán)鎖相頻率合成技術(shù)和小數(shù)分頻鎖相技術(shù)，實(shí)現(xiàn)了寬帶、低雜散的鎖相頻率合成器的設(shè)計(jì)。最后經(jīng)過(guò)測(cè)試近端雜散指標(biāo)≤-60 dBc，遠(yuǎn)端雜散指標(biāo)≤-70 dBc，偏移10 kHz的相位噪聲為-89.95 dBc/Hz ，技術(shù)指標(biāo)都優(yōu)于設(shè)計(jì)要求。

關(guān)鍵詞： 寬帶； 低雜散； 小數(shù)分頻； 鎖相環(huán)； 頻率合成器

中圖分類(lèi)號(hào)： TN74?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）03?0087?03

Design and implementation of broad?band and low?spurious

frequency synthesizer of C?band

LU Chun， HAN Zhou?an

（Electronic Engineering School， University of Electronic Science and Technology of China， Chengdu 610054， China）

Abstract： The theory related to fractional frequency division phase?locked frequency synthesizer is introduced in this paper. A broad?band and low?spurious frequency synthesizer was designed， whose bandwidth is 580 MHz， spurious suppression level≤-60 dBc and phase noise≤-85 dBc/Hz@10 kHz. The design of broad?band and low?spurious phase?locked frequency synthesizer was realized by means of dual?loop phase?locked frequency synthesis technique and fractional frequency division phase?locked technique. The testing results prove that the near?end spurious suppression level is ≤-60 dBc， the far?end spurious suppression level is ≤-70 dBc and the phase noise is -89.95 dBc/Hz@10 kHz. All the technical indexes are far superior to the design requirement.

Keywords： broad?band； low?spurious frequency； fractional frequency division； phase locked loop； frequency synthesizer

隨著無(wú)線(xiàn)通信技術(shù)的飛速發(fā)展，頻率合成器的研究和應(yīng)用顯得越來(lái)越重要，尤其是在衛(wèi)星通信、雷達(dá)定位、電子對(duì)抗等國(guó)防領(lǐng)域得到了更廣泛的應(yīng)用，其性能的好壞直接影響著整個(gè)通信系統(tǒng)性能的好壞，這就對(duì)頻率合成器提出了更高的要求[1]。C頻段頻率合成器是新一代衛(wèi)星通信的關(guān)鍵技術(shù)，也是我國(guó)衛(wèi)星通信需要突破的關(guān)鍵技術(shù)，因此C頻段頻率合成器的研制對(duì)我國(guó)的衛(wèi)星通信具有很重要的意義。本文利用小數(shù)分頻鎖相頻率合成技術(shù)設(shè)計(jì)一個(gè)C頻段寬帶低雜散頻率合成器。

1 小數(shù)分頻頻率合成器工作原理

小數(shù)分頻頻率合成器的特點(diǎn)是使分頻比變?yōu)樾?shù)，這樣可以在不改變參考頻率的情況下，獲得比任何單環(huán)整數(shù)分頻鎖相環(huán)更小的頻率間隔，于是就可以解決單環(huán)整數(shù)分頻鎖相環(huán)不能解決的高頻率分辨率和高鑒相頻率之間的矛盾。小數(shù)分頻的基本思想就是采用一種平均的方法，使具有整數(shù)分頻比的數(shù)字分頻器來(lái)實(shí)現(xiàn)小數(shù)分頻的功能[2]。傳統(tǒng)的小數(shù)分頻鎖相環(huán)是采用累加器有沒(méi)有溢出來(lái)控制分頻比[N（N+1）]的變化從而獲得平均意義上的小數(shù)分頻比（[N，F(xiàn)]：[N]是整數(shù)部分，[F]是小數(shù)部分），因此，在小數(shù)分頻的過(guò)程中，雖然經(jīng)過(guò)分頻后輸出的平均頻率與鑒相器輸入的參考頻率相等，但是它們的瞬時(shí)頻率可能不相等，這就造成了輸入到鑒相器的參考頻率和平均頻率存在相位誤差，也導(dǎo)致在一個(gè)參考信號(hào)的周期內(nèi)鑒相器的輸出電壓存在遞減的階梯電壓，這個(gè)電壓經(jīng)過(guò)環(huán)路濾波器進(jìn)入VCO，就會(huì)使VCO調(diào)諧，造成合成器的輸出頻譜很差，產(chǎn)生寄生雜散（也就是小數(shù)雜散）。解決小數(shù)雜散問(wèn)題的傳統(tǒng)方法是模擬相位內(nèi)插法（API法）[3]。這種校正技術(shù)在VCO輸出的信號(hào)周期比較大時(shí)是一種較好的選擇，但是當(dāng)VCO輸出的信號(hào)周期比較小時(shí)，要使用精度比較高、匹配比較好的電路，這就使得電路變的復(fù)雜或者不精確，給生產(chǎn)調(diào)試帶來(lái)了極大的困難和對(duì)雜波的抑制也不是很好，影響了它的廣泛使用。Σ?Δ調(diào)制技術(shù)的出現(xiàn)很好地解決了API校正技術(shù)要求精度高且電路復(fù)雜的問(wèn)題。用Σ?Δ調(diào)制器[3]代替?zhèn)鹘y(tǒng)小數(shù)分頻器中的累加器，所需的小數(shù)分頻比N，F(xiàn)的整數(shù)部分N仍作為程序分頻器的初值，小數(shù)部分F加到Σ?Δ調(diào)制器的輸入端，由調(diào)制器產(chǎn)生脈沖信號(hào)來(lái)控制程序分頻器來(lái)達(dá)到小數(shù)分頻的目的。其原理框圖如圖1所示。

由式（1）和式（2）可以看出，Σ?Δ調(diào)制器對(duì)輸入的F（z）只起到了一次延遲作用，但對(duì)量化誤差E（z）起到了一次微分作用（相當(dāng)于高通濾波作用），即將量化噪聲推向頻率的高端，當(dāng)噪聲轉(zhuǎn)移到頻率高端以后，因?yàn)榄h(huán)路濾波器的低通特性，就可以把很大一部分轉(zhuǎn)移到頻率高端的噪聲抑制掉，從而有效地抑制掉雜散，實(shí)現(xiàn)低頻段低噪聲[4]；高階的Σ?Δ調(diào)制器可以對(duì)量化噪聲進(jìn)行多次微分，從而將更多的量化噪聲推向頻率高端，小數(shù)雜散的抑制效果會(huì)更加顯著；另外多級(jí)的Σ?Δ調(diào)制器級(jí)聯(lián)，還能提高穩(wěn)定性，但在實(shí)際應(yīng)用中大多采用三階的Σ?Δ調(diào)制器。Σ?Δ調(diào)制技術(shù)因?yàn)槠洫?dú)特的噪聲整形特性并且不需要任何補(bǔ)償電路，因此它在小數(shù)頻率合成方法中得到了廣泛的應(yīng)用。

2 鎖相頻率合成器電路設(shè)計(jì)

根據(jù)技術(shù)指標(biāo)要求，設(shè)計(jì)一個(gè)輸出頻率為4 815～5 395 MHz，相位噪聲為-95 dBc/Hz@100 kHz，頻率步進(jìn)為125 kHz，輸出功率為10 dBm，雜散抑制度小于-60 dBc的頻率合成器。因?yàn)閱苇h(huán)鎖相頻率合成器屬于寬頻帶范圍內(nèi)的點(diǎn)頻覆蓋，所以特別適合制作頻率間隔比較大的高頻頻率合成器，而小數(shù)分頻適合制作頻率間隔比較小、分辨率比較高、頻譜純度高的頻率合成器，因此，為了獲得良好的雜散抑制度、較低的相位噪聲和低功耗等，本設(shè)計(jì)采用雙鎖相環(huán)頻率合成的設(shè)計(jì)方案，第一鎖相環(huán)采用小數(shù)分頻模式提供小步進(jìn)，作為第二鎖相環(huán)的可調(diào)參考源，第二鎖相環(huán)采用整數(shù)分頻模式提供大步進(jìn)，這樣可以獲得較小的頻率步進(jìn)、較低的相位噪聲、高雜散抑制度。雙鎖相環(huán)頻率合成器的原理框圖如圖2所示。

圖2 雙鎖相環(huán)頻率合成器原理框圖

小步進(jìn)環(huán)路的輸出頻率為48.15～53.95 MHz，采用小數(shù)分頻模式，鑒相頻率為10 MHz，為了調(diào)試的方便，減少射頻電路之間的干擾，本設(shè)計(jì)采用Hittite公司新出的具有小數(shù)分頻功能和數(shù)控程序分頻器功能并集成有VCO的鎖相芯片HMC830?LP6G，該芯片的輸出頻率范圍為25～3 000 MHz，最大鑒相頻率為100 MHz和超低的相位噪聲[5]為-110 dBc/Hz@1 Hz；芯片內(nèi)部含有一個(gè)內(nèi)置寄存器，可以通過(guò)三根串行數(shù)據(jù)線(xiàn)，由外部主控板來(lái)控制寄存器，通過(guò)給寄存器發(fā)送指令來(lái)改變芯片的工作模式和分頻比，從而根據(jù)需要可以獲得不同的輸出頻率，同時(shí)也方便以后的調(diào)試工作。鎖相環(huán)的輸入?yún)⒖碱l率為10 MHz，因此，晶振選用國(guó)產(chǎn)的高穩(wěn)定度和高精確度的恒溫晶體振蕩器，輸出的頻率為10 MHz，頻率精確度為≤1 ppm，相噪基底為≤-90 dBc/Hz@10 Hz。根據(jù)相位噪聲計(jì)算公式（3），可以計(jì)算環(huán)路的帶內(nèi)相位噪聲，環(huán)路的帶外相位噪聲由VCO決定[6]。

PN=Phase Noise Floor +10lg FPD+20lg N （3）

隨著分頻比的增加，相位噪聲將惡化，因此以最大輸出頻率為例計(jì)算相位噪聲。小步進(jìn)環(huán)路的鑒相頻率為10 MHz，鎖相芯片噪聲基底為-227 dBc/Hz，輸出頻率為53.95 MHz時(shí)，分頻比為5.395。由公式（3）可計(jì)算環(huán)路的帶內(nèi)相位噪聲為-142 dBc/Hz，滿(mǎn)足技術(shù)指標(biāo)要求。

根據(jù)總體設(shè)計(jì)方案，小步進(jìn)環(huán)路的輸出頻率作為大步進(jìn)環(huán)路的可調(diào)參考頻率，大步進(jìn)環(huán)路的輸出頻率為4 815～5 395 MHz，采用單環(huán)整數(shù)分頻鎖相環(huán)。大步進(jìn)環(huán)路采用的鎖相芯片是Hittite公司的集成鎖相芯片HMC833LP6GE，該芯片具有小數(shù)分頻功能、數(shù)控程序分頻器、倍頻器且集成有VCO，該芯片的輸出頻率為25～6 000 MHz、VCO的最大輸出頻率為3 000 MHz、最大鑒相頻率為100 MHz，并具有超低的相位噪聲；因?yàn)閂CO的最大輸出頻率為3 000 MHz，所以?xún)?nèi)置VCO輸出頻率為2 407.5～2 697.5 MHz，然后通過(guò)鎖相芯片的內(nèi)置固定倍頻器，經(jīng)過(guò)2倍頻，輸出頻率為4 815～5 395 MHz；大步進(jìn)環(huán)路其實(shí)是單點(diǎn)鎖定（當(dāng)輸入頻率為53.95 MHz，經(jīng)過(guò)鎖相倍頻，產(chǎn)生5 395 MHz的輸出頻率，分頻比為100），由公式（3）計(jì)算其環(huán)路帶寬內(nèi)的相位噪聲為-109 dBc/Hz，根據(jù)相位噪聲疊加原理可知，環(huán)路帶寬（70 kHz）內(nèi)的相位噪聲為-109 dBc/Hz，帶寬外的相位噪聲由大步進(jìn)環(huán)路的VCO決定，偏離100 kHz的相位噪聲為-108 dBc/Hz@100 kHz，由上面的計(jì)算可知，頻率合成器的輸出頻率在偏離頻率不同點(diǎn)的相位噪聲均滿(mǎn)足指標(biāo)要求。

為了使頻率合成器輸出信號(hào)的相位噪聲和雜散抑制比較好，在具體的電路設(shè)計(jì)時(shí)，必須嚴(yán)格按照電磁兼容的要求來(lái)設(shè)計(jì)電路。如果電磁兼容沒(méi)設(shè)計(jì)好，電路就可能會(huì)出現(xiàn)很多意想不到的情況。因此，在設(shè)計(jì)電路時(shí)盡量將供電部分單獨(dú)隔開(kāi)或者采用背面供電，避免通過(guò)電線(xiàn)帶來(lái)電磁干擾；電路布地時(shí)，一般分為數(shù)字地和模擬地，設(shè)計(jì)時(shí)要分開(kāi)，最后再將兩者連在一塊，另外在高頻電路中應(yīng)該采用大面積網(wǎng)格布地，這樣不僅可以有效的抑制噪聲防止串?dāng)_，并且不會(huì)對(duì)外界造成電磁干擾[7]；射頻信號(hào)的輸入與輸出都要采用帶有屏蔽層的射頻電纜，來(lái)減少外界的干擾帶來(lái)的影響；另外，頻綜模塊采用腔體結(jié)構(gòu)設(shè)計(jì)[8]，增加了隔離，避免兩個(gè)鎖相環(huán)之間的干擾。

3 調(diào)試和實(shí)驗(yàn)結(jié)果分析

調(diào)試中發(fā)現(xiàn)輸出信號(hào)的近端雜散很差，經(jīng)過(guò)測(cè)試發(fā)現(xiàn)是由電源紋波帶來(lái)的雜散，因?yàn)椴捎玫氖?20 V交流電經(jīng)直流電源轉(zhuǎn)換模塊轉(zhuǎn)換而來(lái)，在實(shí)際應(yīng)中，發(fā)現(xiàn)直流電源模塊的整流濾波性能很差，給電路帶來(lái)了很難抑制的近端雜散；經(jīng)過(guò)仿真和調(diào)試，在頻綜模塊的電源輸入端采用穩(wěn)壓塊供電，并串聯(lián)一個(gè)82 nH的扼流電感和并聯(lián)多個(gè)電容來(lái)濾除電源紋波，大電容濾除低頻，小電容濾除高頻，這樣就可以把電源紋波帶來(lái)的雜散濾除。

測(cè)試中發(fā)現(xiàn)輸出信號(hào)的近端雜散和遠(yuǎn)端相位噪聲未達(dá)到指標(biāo)要求，可以通過(guò)改變環(huán)路濾波器的帶寬，來(lái)抑制近端雜散，但考慮到相位噪聲的要求，設(shè)計(jì)環(huán)路時(shí)須同時(shí)兼顧兩者進(jìn)行折衷處理，經(jīng)過(guò)仿真和調(diào)試得，小步進(jìn)環(huán)路采用寬帶（90 kHz）環(huán)路濾波器改善遠(yuǎn)端相位噪聲，而大步進(jìn)環(huán)路采用窄帶（70 kHz）環(huán)路濾波器抑制近端雜散。相位噪聲仿真曲線(xiàn)如圖3所示，在偏移10 kHz處鑒相器的相位噪聲約為-106 dBc/Hz，非常接近理論計(jì)算值；鎖相環(huán)輸出頻率相位噪聲的仿真結(jié)果為-91 dBc/Hz@10 kHz，-100 dBc/Hz@100 kHz，遠(yuǎn)遠(yuǎn)優(yōu)于設(shè)計(jì)指標(biāo)要求。

4 結(jié) 語(yǔ)

通過(guò)本次電路設(shè)計(jì)可以得出，在設(shè)計(jì)電路時(shí)一定要注意電源紋波給電路帶來(lái)的雜散。因此，在設(shè)計(jì)電路時(shí)，在模塊的供電輸入端盡量加上LC濾波電路，對(duì)電壓進(jìn)行整流濾波，避免電源紋波給電路帶來(lái)難以抑制的雜散[9]。環(huán)路濾波器設(shè)計(jì)的好壞直接影響著鎖相環(huán)輸出頻率的帶內(nèi)雜散和相位噪聲，因此在設(shè)計(jì)環(huán)路濾波器時(shí)，要結(jié)合仿真結(jié)果和實(shí)際應(yīng)用進(jìn)行優(yōu)化，以便達(dá)到更好的指標(biāo)[10]；本文設(shè)計(jì)的頻綜模塊采用了小步進(jìn)環(huán)路激勵(lì)大步進(jìn)環(huán)路，這樣設(shè)計(jì)，具有寬頻帶、小步進(jìn)、低相噪和低雜散等優(yōu)點(diǎn)，并且鎖相芯片都集成VCO，便于小型化發(fā)展；電路設(shè)計(jì)簡(jiǎn)單，大大提高了電路的穩(wěn)定性與可靠性，也方便了以后的維修。隨著鎖相芯片的分辨率不斷提高，集成的鎖相芯片在頻率合成器的設(shè)計(jì)中將會(huì)應(yīng)用得越來(lái)越廣泛。

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