一款多路通用數據采集平臺的設計

摘 要： 選取模/數轉換器ADS6424設計并實現了一套數據采集平臺。介紹了該平臺的組成和功能，詳細介紹了其核心器件ADS6424的功能、使用方法、電路設計及設置參數程序，給出了平臺的測試結果。該數據采集平臺對多路輸入數據采集硬件設計具有重要的工程實踐價值。

關鍵詞： 數據采集平臺； LVDS； ADS6424； 模擬信號

中圖分類號： TN851.6?34 文獻標識碼： A 文章編號： 1004?373X（2015）03?0103?05

Design of a multichannel all?purpose data acquisition platform

JIA Chang?hui， CHEN Shao?hua， LI Chun?bo， GUO Ming

（Beijing Institute of Telemetry Technology， Beijing 100076， China）

Abstract： A data acquisition platform based on AD converter ADS6424 was designed and implemented. The composition and functions of the platform are introduced. The function， application method， circuit design and parameter setting procedure of its core device ADS6424 are described in detail. The test result of the platform is given. This data acquisition platform has important practical engineering value for multi?input data acquisition hardware design.

Keywords： data acquisition platform； LVDS； ADS6424； simulation signal

0 引 言

本文設計的數據采集平臺以ADS6424為核心，支持四路數據同步采集，適用于多路模擬中頻數據的采集處理。模/數轉換器ADS6424是TI公司設計并生產的四通道、12位、最高采樣速率105 MS/s的高速模/數轉換器[1]。輸出為串行LVDS（Low?Voltage Differential Signaling，低電壓差分信號）數據接口，能夠顯著減少數據接口線數量。器件包含3.5 dB步進粗增益控制，以及1～6 dB步進范圍增益控制，這將有助于提高其動態性能。

1 平臺硬件設計

硬件平臺主要由模/數轉換器ADS6424、FPGA、中央處理器DSP及電源、晶振、FLASH及存儲ROM組成，其組成結構如圖1所示。

FPGA是整個硬件平臺的數據測量和處理單元，模/數轉換器ADS6424采集的中頻原始數據經過FPGA串并轉換、數據同步、濾波和變頻之后送給中央處理器DSP，中央處理器DSP主要完成對采集數據的相關計算處理[2]，DSP將數據保存到ROM并將數據送給上位機。

模/數轉換器ADS6424作為本數據采集平臺的核心部分，其設計的好壞直接影響數據采集平臺的性能。下面將對其詳細介紹。

2 模/數轉換電路設計

2.1 ADS6424參數和功能

模/數轉換器ADS6424為64管腳QFN封裝形式，是TI公司專門為高度集成數字處理系統研制的芯片。ADS6424內部主要由采樣保持、并串轉換編碼、配置接口、參考電壓設置、PLL等組成。內部時鐘PLL可將采樣參考時鐘轉換為位時鐘，用于將12位數據并串行轉換。芯片提供數據幀時鐘和位時鐘LVDS差分輸出，用于后續數據串并轉換，輸出位時鐘上升沿保持在數據變化的中間位置。

ADS6424模擬和數字部分采用3.3 V供電；最高采樣速率為105 MS/s；內部參考和外部參考可選，參考不需外部退耦；支持多種電平時鐘輸入；數據LVDS串行輸出，帶有內部端接電阻選項；LVDS輸出界面為一線或雙線可選，雙線即每一路A/D采樣數據被兩組串行LVDS差分線傳輸，這與用一組LVDS差分線相比可將數據速率降低一倍，使總的傳輸速率小于1 Gb/s，提高了數據傳輸可靠性，便于后端接收。同時也兼容傳統的一線制，能夠在低采樣率下應用，按位輸出或按字節輸出可選。

2.2 電路設計

數據采集平臺由SMA射頻插座輸入單端模擬信號，通過變壓器將單端信號轉換為交流差分信號再送入芯片INX_P，INX_M輸入管腳。通過對不同類型變壓器配置、端接形式進行測試，發現根據輸入信號帶寬選擇低成本的單一變壓器便能實現較高的模數轉換性能。單一變壓器模擬信號輸入連接原理圖如圖2所示。

模擬信號峰峰值支持2 V輸入，須帶有直流偏置，使用芯片自帶輸出的VCM偏置電壓（輸出電壓1.5 V）。芯片可用外部參考電壓，當用外部參考時，VCM作為外部參考輸入管腳，范圍在1.45～1.55 V之間，這時模擬信號峰峰值[Vpp]按如下公式計算：

[Vpp=VVCM×1.33]

平臺采用低抖動方波晶振作為采樣時鐘，并在時鐘路徑上增加帶通晶體濾波器降低時鐘抖動。方波時鐘應將芯片CLKM管腳通過0.1 μF電容接地，方波時鐘從CLKP管腳交流耦合輸入，時鐘參考電壓已通過內部電阻連接到VCM上，所以可用交流耦合方式輸入時鐘而無需在外部增加參考電壓，連接如圖3所示，可采用非50%占空比的時鐘，經過測試發現，采樣時鐘采用不同類型的時鐘對ADS6424的性能影響不大[3]。

本平臺LVDS差分數據輸出采用兩線制，兩線制時鐘與數據相位關系如圖7所示，此時，幀時鐘速率等于采樣時鐘，位時鐘速率為幀時鐘的6倍。

芯片配置分并行配置和串行配置兩種模式，通過將RESET腳拉高選擇并行模式，拉低選擇串行模式。本平臺采用串行配置模式，通過SPI口（SCLK，SDATA，SEN三管腳）設置芯片內部寄存器來決定其工作模式，將SPI口與DSP通用I/O連接實現對芯片的配置，芯片配置在初始化過程中完成。串行配置寄存器功能匯總如表1所示。配置數據每16位組成一個字在SCLK下降沿送入芯片，其中前5位為寄存器地址，后11位為數據。具體寄存器配置參數詳見軟件設計。設置LVDS輸出電流為3.5 mA、內部端接100 Ω，能夠改善數據眼圖和信號完整性，數據高位先出，二進制補碼格式。

LVDS串行數據送入FPGA后數字域無法直接應用，需先用altlvds_rx完成LVDS串行數據的串并轉換。應將ADS6424芯片提供的數據幀時鐘與數據同時送入FPGA作為串并轉換時鐘。

ADS6424提供了測試模式，通過SPI口設置測試數據，以便接收端測試模/數轉換器工作的正確性。測試圖形通過寄存器0X0A～0X0C設置。可選測試數據如表2所示。

表2 測試數據格式

[數據格式＼描 述＼全0＼輸出邏輯低＼全1＼輸出邏輯高＼數據幀翻轉＼每個幀時鐘在101010101010和

010101010101間切換＼按用戶設置＼按照寄存器中用戶設置的格式輸出測試數據＼同步碼＼輸出同步數據＼碼翻轉＼位輸出101010101010或者010101010101＼]

2.3 布局布線

本平臺可同時處理4路模擬信號，采樣率最高可達105 MS/s。采用傳統并行A/D芯片硬件成本和印制板面積成倍增加。芯片ADS6424每片包含4路A/D采樣通道，集成度高，本平臺僅需1片A/D芯片即可實現，并且A/D芯片輸出為LVDS串行輸出，大大提高了系統集成度。對于4路12位的采樣信號，若采用并行A/D傳輸，則至少需要2片雙路并行A/D，所需傳輸的信號為4×12根=48根，這增加了印制板布板難度[4]。本平臺優勢在于采用LVDS串行傳輸技術，可在一組信號線上傳輸12 b的數據信號，這樣僅需要信號線數量為4×2根=8根，可節省信號線40根，優勢明顯。串行平臺與傳統平臺比較優點如表3所示。

表3 串行平臺比較優點對照表

數據輸出LVDS差分對走線應為100 Ω特征阻抗的傳輸線，需根據印制板板層結構計算確定線寬和線間距，在PCB設計時應控制位時鐘、幀時鐘和串行數據線間的傳輸延時，三者應盡量走等長線，以確保三者之間正確的相對關系。

為避免數字部分的干擾，應將模擬地和數字地進行分割，并在電源處采用低阻抗單點連接。印制板上數字信號布線應避開器件模擬線路，有效避免對模擬信號的干擾。芯片內部包含供電的退耦，因此減小了對外部退耦的要求，根據供電電源品質確定退耦電容數量。模擬電和數字電分開供電，避免數字開關噪聲影響模擬線路。

芯片全速工作功耗為0.9 W，因而，其腹部焊盤必須用過孔陣列充分連接到印制板地層，用來對芯片散熱。

3 平臺軟件設計

數據采集處理軟件屬嵌入式軟件，與硬件配套相互協調工作，用于接收、處理和存儲中頻模擬信號，為上位機提供所需信息。軟件由三大部分組成，其框圖如圖8所示。

控制功能是整個軟件的管理中心，它負責各子任務的有機協調及相互調用，將各個分散的模塊連接起來共同完成系統的各項任務。控制功能由以下幾個功能模塊組成：主程序模塊、初始化模塊、FLASH數據讀寫模塊、數據存儲模塊。數據處理功能包括數據同步、濾波、變頻等模塊。通信接口功能完成與上位機的數據信息交互，同時完成接收上位機指令的功能以及對軟件的在線升級。軟件工作流程圖如圖9所示。

各模塊功能具體如下：

主程序模塊負責各子模塊的有機協調。

初始化模塊實現硬件和軟件的初始化，包括DSP、A/D芯片、FPGA、時鐘芯片的設置，使得軟硬件能夠協同工作。其中初始化A/D芯片配置程序如下：

void Set_AD6424（void）

{ write6424（0x00，0x000）； //芯片復位

write6424（0x04，0x000）； //設置時鐘增益

write6424（0x0A，0x240）； //設置芯片輸出碼形式

write6424（0x0B，0x000）； //設置用戶測試碼

write6424（0x0C，0x000）； //精確增益控制

write6424（0x0D，0x413）； //設置數據傳輸方式

write6424（0x10，0x143）；

//設置LVDS電流和有無端接電阻

write6424（0x11，0x000）； } //設置LVDS內部端接電阻阻值

串并轉換模塊將A/D芯片采樣后送入FPGA的LVDS串行數據轉換為12位并行數據。串并轉換模塊能夠同時對4路輸入數據進行串并轉換[5]。

數據處理功能包括數據同步、濾波、變頻等功能。數據同步完成串并轉換后數據與系統主時鐘的同步，消除數據亞穩態效應，使采集的數據穩定可靠。采用數字濾波器抑制采集信號帶外噪聲干擾，提高信號信噪比。變頻對中頻采集信號進行下變頻到基帶，恢復采集數據信息，方便后續處理。

數據存儲功能將A/D芯片采集并經數據處理抽樣后的數據保存到ROM中。數據存儲ROM采用NAND FLASH類型K9WAG08U1M芯片，容量為2 GB，并且存儲器ROM可以在線軟件擦除，能夠重復使用。

FLASH數據讀/寫模塊負責將數據采集平臺狀態信息寫到FLASH中，以及從FLASH中讀取保存的信息。對外接口功能負責與上位機數據通信，以及用戶機程序的在線升級。

4 測試結果

通過對本數據采集平臺硬件和軟件的調試，本平臺工作穩定。經過長時間連續工作考驗，驗證了平臺可靠性。平臺單獨5 V供電，整機功耗小于5 W。對平臺進行測試，分別輸入20 MHz和135 MHz正弦波信號用105 MS/s時鐘采樣并用上位機保存采集數據，然后使用Matlab軟件對數據分析，繪制出數據時域波形如圖10，圖11所示，經過2 048點FFT變換頻譜如圖12和圖13所示，本平臺數據采集采樣速率達到105 MS/s，平臺噪聲低，信號靈敏度達2 mV，動態范圍達到80 dB以上，輸入帶寬達到500 MHz，實現了ADS6424的技術指標性能。平臺能夠滿足各種不同數據采集的應用需求。

5 結 語

本文研究并設計一套面向工程應用的數據采集處理平臺。采用嵌入式軟件，軟件更改升級靈活，便于根據不同需求進行二次開發。測試表明，平臺噪聲低、動態范圍大，工作穩定可靠，能夠應用于各種復雜殘酷環境下的數據采集。本平臺的設計具有重要的工程實踐價值。

參考文獻

[1] Texas Instruments. Quad channel， 12-bit， 105/80/65 MSPS ADC with serial LVDS outputs [EB/OL]. [2007?06?12]. http：//www.ti.com.

[2] RINDER Peter. Design of a single frequency GPS software receiver [D]. Aalborg： Aalborg University， 2004.

[3] HEIN G W， PANY Theomas. Platforms for a future GNSS receiver a discussion of ASIC ，FPGA ，and DSP technologies [J]. InsideGNSS， 2006， 4： 56?62.

[4] 繆軍同，魯新平.模數轉換器AD9288及其應用[J].山西電子技術，2006（5）：41?43.

[5] Altera Corporation. Cyclone Ⅲ device handbook [EB/OL]. [2008?05?28]. http：//www.altera.com.

[6] 李長星，王波，胡振華.基于FPGA和ARM的實時數據采集顯示系統[J].現代電子技術，2014，37（3）：151?154.