基于FPGA實現直接數字頻率合成脈沖線性調頻信號

王煒珽　李淑華　+張文旭

摘 要： 通過研究直接數字頻率合成（DDS）技術的原理和電路結構，分析基于DDS技術合成脈沖線性調頻信號（DDS?LFM）的可行性，給出兩種DDS相位地址信號產生電路的原理結構。在此基礎上分析DDS?LFM系統參數的設置問題，利用FPGA設計實現DDS?LFM系統的硬件電路。最后利用Matlab仿真軟件對該系統輸出的波形數據進行頻譜分析，給出了歸一化的幅頻特性曲線和時頻特性曲線。

關鍵詞： 直接頻率合成技術； 脈沖線性調頻信號； FPGA設計； Matlab仿真

中圖分類號： TN911?34 文獻標識碼： A 文章編號： 1004?373X（2015）10?0010?06

脈沖線性調頻信號（LFM）作為一種非平穩時變信號在通信、雷達等領域有著廣泛的應用，例如擴頻通信因LFM帶寬大的特點用其作為調制信號，高分辨率雷達因LFM時寬帶寬積大、距離分辨力和速度分辨力高等特點用其作為頻率源，因此研究線性調頻信號的原理與產生方式非常有必要。傳統的獲得線性調頻信號主要借助模擬法，而隨著數字技術的不斷發展，尤其是自1971年由美國人J.Tierncy等首次提出直接數字頻率合成（DDS）技術以來，利用DDS技術合成脈沖線性調頻信號（DDS?LFM）越來越受到人們的重視，并得到廣泛的應用。本文基于FPGA平臺實現了DDS?LFM系統，既可通過次級連接的D/A、濾波器等器件輸出LFM波形，也可作為其他信號分析軟件的數據來源開展相關理論研究。

1 DDS技術合成線性調頻信號的原理

1.1 DDS基本原理

DDS是一種將預存波形的相位量通過地址查表方式映射為幅度量并合成為輸出信號的技術。DDS的關鍵在于使用合理的相位地址信號生成技術，以降低輸出信號的頻率雜散和波形失真。用來產生線性調頻信號的DDS系統通常包含系統時鐘（Fc）、頻率控制、相位地址發生器、波形存儲（ROM）、數/模轉換（D/A）、低通濾波器（LPF）6部分，其原理框圖如圖1所示。

圖1 DDS系統原理圖

用來產生相位地址信號p（n）的電路是DDS系統的核心部分，主要由相位地址發生器和頻率控制組成。在系統時鐘Fc的驅動下，第n個時鐘周期到達時相位地址發生器在頻率控制字K（n）的控制下產生p（n）并送入到ROM產生瞬時相位信號φ（n）。經查表后ROM輸出B?bit的幅度數據y（n），再經D/A與LPF合成波形信號y（t）。其中K（n）與輸出信號的瞬時頻率f（n）之間的關系為：

[f（n）=K（n）Fc2N] （1）

由式（1）可見，DDS系統輸出信號的瞬時頻率由頻率控制字K（n）、系統時鐘頻率Fc、ROM字數2N共同決定。由于ROM的字數由硬件結構限定，可認為2N是不隨n變化的，所以在時鐘頻率Fc一定的條件下，當頻率控制字K（n）為常數時，系統輸出的是一個頻率時不變信號；當頻率控制字K（n）隨n的變化而變化時，系統將輸出一個頻率時變信號。因此，利用DDS系統產生線性調頻信號是可行的，其關鍵在于使用呈線性變化且無量綱的頻率控制字K（n）的生成方式，進而得到所需的相位地址信號p（n）。

1.2 LFM瞬時頻率與瞬時相位的離散化

一個理想的基帶信號為矩形脈沖的線性調頻信號可表示為[y（t）=Acos（2πf0t+πkt2），t∈[0，τ]]。其中：f0為起始頻率；[k=Δfτ]為調頻系數，τ為基帶信號脈沖寬度，Δf為線性調頻信號的帶寬。一個基帶脈沖內線性調頻信號的瞬時頻率模擬量表達式為：

[f（t）=f0+kt， t∈[0，τ]] （2）

將瞬時頻率離散化，可取系統時鐘頻率Fc的倒數ΔT為采樣間隔對f（t）進行采樣，則式（2）可表示為：

[f（nΔT）=f0+（n-1）ΔTk， n∈（0，PW]] （3）

進而得到瞬時頻率數字量表達式：

[f（n）=f0+（n-1）kFc， n∈（0，PW]] （4）

式中：[PW=τΔT]表示一個基帶脈寬內含有的系統時鐘周期個數；[kFc]表示每個采樣點之間的頻率變化量，其值是常數，單位為Hz。

可以看出由于式（4）中各系數都是有量綱的，所以無法直接用來作為頻率控制字，必須進行相應的變換以去掉量綱。將式（1）代入式（4）可得：

[K（n）=2Nf0Fc+（n-1）2NkF2c=K0+（n-1）K′， n∈（0，PW]] （5）

式中：[K0=2Nf0Fc]為起始頻率控制字，是一個無量綱的常數，決定了起始頻率f0。[K′=2NkF2c]為頻率控制字步長，也是一個無量綱的常數，決定了調頻系數k，它使K（n）隨n的變化而線性變化。在數字量條件下瞬時相位[φ（n）]與瞬時頻率[f（n）]之間則為累加與差分的關系，即：

[φ（n）=2πm=1nf（m）Fc=2π2Nm=1nK（m） =2π2N[K0n+K′m=1n（m-1）]， n∈（0，PW]] （6）

[φ（n）-φ（n-1）=2πf（n）Fc=2π2NK（n） =2π2N[K0+（n-1）K′]， n∈（0，PW]] （7）

將[φ（n）=2πp（n）2N]代入式（6）、式（7）得：

[p（n）=K0n+K′m=1n（m-1）， n∈（0，PW]] （8）

[p（n）-p（n-1）=K（n）=K0+（n-1）K′， n∈（0，PW]] （9）

1.3 相位地址信號產生電路的原理結構

根據式（8），式（9），產生相位地址信號的電路可通過兩種方式產生：一種是計數器與累加器并聯的結構，稱為“并聯”方式，如圖2所示；另一種是計數器與帶有寄存器的加法器串聯結構，稱為“串聯”方式，見圖3。

圖2 相位地址產生電路的“并聯”方式

圖3 相位地址產生電路的“串聯”方式

相比較而言，“并聯”方式優點是無需將輸出的相位地址信號反饋回電路內部，缺點是系統結構相對復雜。“串聯”方式優點是結構相對簡單，利用FPGA實現較為容易，缺點是帶有反饋寄存回路，容易產生累積誤差。為節約FPGA系統資源，本文僅對基于“串聯”方式構成相位地址發生器的DDS?LFM系統進行設計與仿真。

2 FPGA電路的設計與測試

2.1 DDS?LFM系統參數的設定與分析

DDS?LFM系統涉及到的參數除了前文所表述的起始頻率控制字K0、頻率控制字步長K′、基帶脈沖內含有的時鐘周期個數PW、ROM字數2N、系統時鐘頻率Fc以外，還有ROM位數B，單位時鐘周期內的輸出頻率分辨率Rf，最大輸出頻率fomax等。此外由于DDS技術是一種數字電路技術，其各組成部分之間的傳遞的信號都是二進制的，這些信號的位數需要提前設定，所以也屬于系統參數之列。表1列出了上述各項參數。

表1 DDS?LFM系統參數

表1中，K0范圍也是頻率控制字K（n）取值范圍；假設K0=0，K′PW就是脈沖結束時刻的頻率控制字，根據K0的范圍，應有K′PW≤2（N-1）；當K′取負時表示頻率遞減變化；實際應用中，fomax一般不超過Fc的40%。

本系統限定硬件條件為時鐘頻率Fc=64 MHz，ROM容量需求不大于16K×10 b、可外接10位的數/模轉換（D/A）器，默認參數要求初始頻率f0=2 MHz、截止頻率f1=20 MHz、脈沖寬度τ=9 μs、調頻系數[k=f1-f0τ]=2 MHz/μs。現根據表1可以確定該DDS?LFM系統的默認參數分別為：B=10，PW =576，K0=512，K′= +8，pL=N=14，KL=13，單位時鐘周期內的頻率分辨率Rf=31.25 kHz，輸出波形的幅值采用雙極性量化編碼時其取值范圍在-511～511之間。此外考慮到系統可擴展性，要求可以通過串行輸入方式加載新的系統參數。

2.2 功能模塊的設計

系統基于FPGA平臺設計硬件電路，借助Quartus Ⅱ軟件和VHDL語言實現各功能模塊的設計。整個系統由頻率控制字產生模塊、相位地址產生模塊、系統參數設置模塊、正弦波存儲（ROM）模塊和系統時鐘調整模塊五部分組成，硬件參數能滿足2.1節所要求。

頻率控制字產生模塊用來產生隨時鐘序列呈線性規律變化的頻率控制字K（n），其RTL示意圖如圖4所示。該模塊可用計數間隔為K′的計數器實現，計數結果由時鐘脈沖的下降沿驅動輸出，計數的初值和終值分別對應LFM信號的起始頻率f0和截止頻率f0+Δf。該模塊各I/O端的物理定義及其對應的系統參數如表2所示。

圖4 頻率控制字產生模塊RTL示意圖

表2 頻率控制字產生模塊I/O端物理定義

相位地址產生模塊用來產生p（n），其RTL示意圖如圖5所示。由式（9）可知該模塊可用加法器和寄存器來實現，其中寄存器由時鐘脈沖下降沿控制，時鐘脈沖上升沿則用來驅動加法器輸出計算結果以作為相位地址。該模塊各I/O端的物理定義及其對應的系統參數如表3所示。

圖5 相位地址產生模塊RTL示意圖

表3 相位地址產生模塊I/O端物理定義

系統參數設置模塊用來生成系統所需的初相位p（0）、初始頻率控制字K0、頻率控制字步長K′及其正負值等參數和脈寬τ控制信號pulse_w。該模塊在64 MHz時鐘的驅動下可實現最大脈沖重復周期為10 248 μs、最大脈寬為128 μs的脈寬控制信號，其脈內為低電平。模塊內置2.1節所要求的參數為輸出默認值，如想調整系統參數可利用輸出選控端default_set來選擇外加參數。外加參數則是通過串行數據輸入端sdatain寫入模塊內部的串/并轉換寄存器，該寄存器由專用的寫入脈沖clkwr驅動并受wr端控制。該模塊功能原理如圖6所示，真值表如表4所示。

圖6 系統參數設置模塊功能原理圖

正弦波存儲（ROM）模塊與系統時鐘調整模塊分別借助QuartusⅡ軟件的ROM宏模塊和ALTPLL宏模塊實現。其中ROM容量為16K×10 b，內存一個完整周期的正弦波形數據，PLL則用于將外接的50 MHz時鐘倍頻到64 MHz，以實現系統時鐘Fc。

2.3 系統集成與測試

本系統利用Altera公司生產的EP4CE15F17C8為FPGA硬件平臺，通過clk_50M引腳外接50 MHz時鐘，用上拉電壓按鍵控制EN、default_set、wr等引腳，預留sdatain和clk_wr引腳用于寫入外加的參數數據，以LFMwave[9..0]引腳輸出DDS?LFM波形。在QuartusⅡ軟件中建立Block Diagram文件作為頂層文件，將系統各功能模塊和外部I/O引腳放置其中并連線，如圖7所示。

啟動編譯器，編譯成功后得到的資源需求分析摘要如圖8所示，可見整個系統占用了526個邏輯單元（LE）、16個引腳、160 Kb內存和1個鎖相環（PLL）。

為便于直觀地觀測DDS?LFM系統參數和輸出波形圖，系統測試利用QuartusⅡ軟件提供的嵌入式邏輯分析儀（Signal Tap Ⅱ）實現數據和波形的實時監測和采集。Signal Tap Ⅱ能夠將測到的信號樣本暫存在EP4CE15F17C8內嵌的RAM中，然后再通過JTAG端口將樣本送回QuartusⅡ進行顯示、分析，同時還能將采集的樣本數據轉換為txt格式文件輸出，以供其他仿真軟件如Matlab進行進一步的運算分析。圖9顯示了默認參數條件下的DDS?LFM系統的測試波形，可見在default_set為高電平，pulse_w為低電平時，系統輸出的波形呈線性調頻規律變化，其初相位為90°，K（n）按線性增加，K′等于+8，K（PW）=5 120，換算可得脈內結束時刻頻率為f1=20 MHz，與默認參數要求相符。

圖7 DDS?LFM系統總體原理設計圖

圖8 DDS?LFM系統參資源需求分析

將default_set置于低電平，處于外加參數條件下的DDS?LFM系統Signal Tap Ⅱ測試波形如圖10所示。其中，外加參數分別為初始頻率f0=18 MHz、截止頻率f1=3 MHz、脈沖寬度τ=10 μs、調頻系數k=[f1-f0τ]=-1.5 MHz/μs，硬件條件要求與2.1節的要求相同。由圖可見，此時系統輸出的波形呈線性調頻且頻率遞減的規律變化，其中K′=-6，K（PW）=768，換算后調頻斜率等效為-1.5 MHz/μs，脈內結束時刻頻率等效為3 MHz，與外加參數要求相符。

圖9 默認參數條件下的DDS?LFM系統Signal TapⅡ測試波形圖

圖10 外加參數條件下的DDS?LFM系統Signal TapⅡ測試波形圖

2.4 測試數據分析

將Signal TapⅡ采集得到的默認參數的基于FPGA的DDS?LFM系統輸出波形數據送入Matlab仿真軟件作為y1并利用FFT函數計算歸一化幅頻特性Y1，同時利用chirp函數計算得到相同參數條件下的波形y2，以及歸一化幅頻特性Y2。二者對比效果如圖11所示，受篇幅所限只顯示脈內前3 μs波形。

圖11 基于FPGA的DDS?LFM波形與基于Matlab生成的

LFM波形的對比與頻譜分析

圖11中Y2為典型的LFM信號幅頻特性曲線，其幅度均值-3 dB頻率帶寬Δf=18 MHz（2～20 MHz），與chirp函數計算得到y2的幅頻特性曲線Y2的平均誤差僅為0.48%，此誤差主要來自DDS相位雜散、Matlab中chirp函數算法與DDS技術算法的區別兩個方面。可見輸出的信號實現了系統參數要求。

可采用相同方法將Signal Tap Ⅱ采集得到的外加參數的基于FPGA的DDS?LFM系統輸出波形數據進行分析，得到的波形y3和歸一化幅頻特性曲線Y3如圖12所示，受篇幅所限只顯示脈內后4 μs波形。

可將Signal Tap Ⅱ采集得到的頻率控制字K（n-1）數據送入Matlab，分別得到在默認參數條件下和外加參數條件下DDS?LFM系統的時頻關系曲線，如圖13和圖14所示。

圖12 外加參數條件下的DDS?LFM波形與幅頻特性曲線

圖13 默認參數條件DDS?LFM系統時頻關系曲線

3 結 語

直接數字頻率合成技術具有極高的頻率分辨率、極短的頻率轉換時間、很寬的相對帶寬等突出優點，而FPGA系統則具有很強的靈活性、可擴展性、可移植性和較高的性價比，因此通過FPGA平臺實現DDS技術在工程實踐中得到了廣泛的應用。本文給出了基于FPGA實現DDS?LFM系統的硬件電路，并利用Signal TapⅡ、Matlab等工具對輸出的波形做了測試與分析。結果顯示，本系統可以快速、準確、有效地產生數字化的LFM信號，具有較高的實用價值。

圖14 外加參數條件DDS?LFM系統的時頻關系曲線

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