高速AD接口技術(shù)

樊敏

摘 要：該文提出了一種高性能AD采集系統(tǒng)的實現(xiàn)方法，給出了系統(tǒng)的相應(yīng)架構(gòu)。關(guān)鍵技術(shù)是高速ADC 技術(shù)、數(shù)據(jù)存儲與傳輸技術(shù)和抗干擾技術(shù)。本系統(tǒng)中的高速采集控制器相較于同類設(shè)計具有更高的采樣速率和分辨率，且具備良好的擴展和配置特性，目前系統(tǒng)實時采樣速率已達1GSPS。以可編程器件作為高速數(shù)據(jù)流輸入輸出控制及存儲，構(gòu)建了一個高速數(shù)據(jù)采樣系統(tǒng)，實現(xiàn)了高速AD動態(tài)數(shù)據(jù)流采集。可以滿足具有不同實時性需求的嵌入式系統(tǒng)。為進一步應(yīng)用于數(shù)字雷達、數(shù)字射頻等領(lǐng)域，實現(xiàn)動態(tài)高速數(shù)據(jù)采樣分析搭建了一個平臺。

關(guān)鍵詞：高速AD采集 高速數(shù)據(jù)處理 交替采集 數(shù)據(jù)格式

中圖分類號：TP274 文獻標識碼：A 文章編號：1674-098X（2015）05（c）-0041-02

隨著高速的數(shù)字信號處理器和高速A/D轉(zhuǎn)換器的飛速發(fā)展，使對激光雷達信號、高分辨率微波雷達信號、紅外圖像信號，激光陀螺信號等模擬信號的直接采樣成為可能。

高速A/D接口直接采樣簡化了信號源端的多級處理，將會有效的提高信號處理的實時性和可靠性，但高速A/D直接采樣必然導(dǎo)致大流量的高速采樣數(shù)據(jù)。這就對計算機的數(shù)據(jù)采集，數(shù)據(jù)處理和傳輸能力提出了更高的要求。高速數(shù)據(jù)采集的關(guān)鍵技術(shù)是高速ADC技術(shù)、數(shù)據(jù)存儲與傳輸技術(shù)和抗干擾技術(shù)。對高速采樣數(shù)據(jù)存儲的性能要求：一是高速性，現(xiàn)在高速數(shù)據(jù)采集中所用的ADC已達到幾十、幾百MSPS甚至GSPS的水平，這就要求采樣數(shù)據(jù)存儲器的速度也要與之匹配，也就是采用高速緩存；二是大容量，其原因是高速數(shù)據(jù)采集甚至是多通道高速數(shù)據(jù)采集會產(chǎn)生巨大的數(shù)據(jù)流。一個2通道100 MHz采樣率、8位分辨率的數(shù)據(jù)采集電路并行采樣0.1s將產(chǎn)生20MB的數(shù)據(jù)量，所以，通常需要大容量緩存來存儲采樣數(shù)據(jù)。

1 技術(shù)的實現(xiàn)（高速AD采集）

高速AD采集系統(tǒng)接收路徑都是采用模擬/數(shù)字轉(zhuǎn)換器，這是接收路徑中最重要的模擬元件，這類模擬/數(shù)字轉(zhuǎn)換器必須具備高取樣速率、高模擬輸入帶寬及低功耗的特點。高速AD采集具體構(gòu)成包括前端電路、AD控制器、存儲電路以及時鐘電路。具體結(jié)構(gòu)如圖1所示。

1.1 前端調(diào)理電路

在高速采集系統(tǒng)中，ADC的前端電路設(shè)計是重要環(huán)節(jié)，由于模擬/數(shù)字轉(zhuǎn)化器的轉(zhuǎn)換速率、分辨率、失真度以及輸入通道、輸入結(jié)構(gòu)、電源要求方面的差異，因此我們在設(shè)計當(dāng)中根據(jù)特定的ADC前端必須充分考慮阻抗匹配、電荷注入、噪聲抑制、輸出精度和輸出驅(qū)動能力等諸多因素。ADC08D1000的模擬輸入端為全差分結(jié)構(gòu)，差分等效輸入電阻為100歐姆，差分等效輸入電容為0.02pF。在實際電路設(shè)計中，首先要把單端的輸入信號變換為差分信號，同時必須滿足信號輸入阻抗和ADC輸入阻抗的匹配。

1.2 AD控制器

AD轉(zhuǎn)換電路的核心器件是超高速ADC-ADC08D1000芯片，該芯片是一款高性能的模/數(shù)轉(zhuǎn)換芯片。它具有雙通道結(jié)構(gòu)，每個通道的最大采樣率可達到1.6 GHz，并能達到8位的分辨率；采用雙通道“互插”模式時，采樣速率可達2 GSPS；采用128腳LQFP封裝，1.9 V單電源供電；具有自校準功能，可通過普通方式或擴展方式對其進行控制；可工作在SDR，DDR等多種模式下。ADC08D1000的結(jié)構(gòu)主通道由輸入多路模擬開關(guān)、采樣保持電路、8位ADC和1：2分離器/鎖存器組成。它共有兩路相同的通道。控制邏輯由普通方式或擴展方式進行配置，對整個芯片進行控制。

1.3 時鐘控制電路

觸發(fā)AD芯片的時鐘可以是外部時鐘源，也可以是內(nèi)部時鐘源，通過時鐘驅(qū)動器MC100LVEP14芯片來選擇。

當(dāng)MC100LVEP14的“CLK_SEL”管腳接高時，選擇外部時鐘，接低時，選擇內(nèi)部時鐘。

其中內(nèi)部時鐘源直接選用SILICON LABS的i531AB1000MOODG晶振產(chǎn)生，輸出范圍10 MHz～1.4 GHz，支持LVDS輸出，可以滿足使用要求，選用此款晶振的優(yōu)點是外圍電路少，節(jié)省空間。

1.4 數(shù)據(jù)高速接收模塊

1.4.1 FPGA

底層硬件系統(tǒng)的編程利用Xilinx公司 Virtex-5 FPGA來實現(xiàn)。FPGA作為硬件系統(tǒng)的核心控制和管理設(shè)備。在FPGA平臺上主要實現(xiàn)對ADC數(shù)據(jù)的采集，對ADC 工作狀態(tài)的控制，以及對處理器內(nèi)存模組的讀寫等。Virtex-5系列FPGA是全球著名的可編程邏輯器件領(lǐng)導(dǎo)廠商Xilinx推出的一款高性能的器件，采用1v 65nm 三柵極氧化層工藝提升了性能，而動態(tài)功耗降低了35%。Virtex-5邏輯單元高達330000個、I/O管腳高達1200個，帶有24個低功耗RocketIO串行收發(fā)器、內(nèi)置式PCI Express端點和以太網(wǎng)MAC模塊以及其它增強型IP。

在高速FPGA內(nèi)包含的BlockRam具有3.3ns的訪問速度，我們用FPGA內(nèi)部包含的BlockRam級聯(lián)合并，構(gòu)建了一個雙端口RAM。四個雙端口RAM為一組緩沖存儲區(qū)，共兩組緩沖存儲區(qū)。因此雙口RAM也能達到該訪問速度，并且具有隨機存取的優(yōu)點。

1.4.2 FPGA數(shù)據(jù)輸出的格式

高速AD控制系統(tǒng)主要是通過可編程邏輯器件在系統(tǒng)中實現(xiàn)對外圍器件的控制和對模數(shù)轉(zhuǎn)換器高速數(shù)據(jù)流的采集和存儲，其工作速率最高必須達到ADC數(shù)據(jù)流速度。模擬信號經(jīng)過AD模板采樣后轉(zhuǎn)入FPGA進行數(shù)據(jù)處理，并傳輸?shù)紻SP，F(xiàn)PGA的內(nèi)部構(gòu)建了一個DPRAM，用于接收ADC采集的數(shù)據(jù)。DPRAM 為64bit輸入，32bit輸出，每一個輸出的32bit數(shù)據(jù)由同一個AD通道的4個8bit采樣數(shù)據(jù)組成。AD的Q通道和I通道數(shù)據(jù)間隔輸出。

DQ0、DQ1分別為ADC從 Q通道采到的第一組和第二組數(shù)據(jù)，DI0、DI1分別為 ADC從I通道采到的第一組和第二組數(shù)據(jù)，依此類推，Q通道和 I通道就以這樣的順序從DPRAM交替輸出。從DPRAM輸出的數(shù)據(jù)，每個32bit的4個8bit按照采樣先后順序直接放置于每個單獨的RAM區(qū)域。最后直接以32bit數(shù)據(jù)的方式讀取。

2 結(jié)論

在高速AD設(shè)計方面，我們采用ADC08D1000（National 8位 高速AD 芯片），以Virtex-5 FPGA 可編程器件作為高速數(shù)據(jù)流輸入輸出控制及存儲，構(gòu)建了一個高速數(shù)據(jù)采樣系統(tǒng)，實現(xiàn)了高速AD動態(tài)數(shù)據(jù)流采集。在內(nèi)時鐘下采集的200M正弦波，當(dāng)其信噪比為44.93db時，其轉(zhuǎn)換位數(shù)可以達到7.1bit。本系統(tǒng)中的高速采集控制器相較于同類設(shè)計具有更高的采樣速率和分辨率，且具備良好的擴展和配置特性，目前系統(tǒng)實時采樣速率已達1GSPS，可以滿足具有不同實時性需求的嵌入式系統(tǒng)。這樣一個高速AD采集板的設(shè)計，為進一步應(yīng)用于數(shù)字雷達、數(shù)字射頻等領(lǐng)域，實現(xiàn)動態(tài)高速數(shù)據(jù)采樣分析搭建了一個平臺。

參考文獻

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