基于FPGA和DSP的雷達(dá)信號(hào)脈沖壓縮

賈穎燾等

摘 要： 研究基于FPGA和DSP的線性調(diào)頻信號(hào)脈沖壓縮的一種實(shí)現(xiàn)方法，F(xiàn)PGA負(fù)責(zé)信號(hào)的預(yù)處理，主要包括FIR濾波和正交解調(diào)，DSP負(fù)責(zé)脈沖壓縮的實(shí)現(xiàn)，給出了FPGA各部分的功能框圖和DSP的算法流程圖，對比了匹配濾波器加窗前后脈沖壓縮結(jié)果的第一距離旁瓣的變化。結(jié)果表明，加窗后匹配濾波器輸出的旁瓣距峰值衰減由13 dB增加至32 dB。

關(guān)鍵詞： 脈沖壓縮； 線性調(diào)頻信號(hào)； 匹配濾波； FIR濾波； 正交解調(diào)

中圖分類號(hào)： TN957.51?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）17?0013?04

Pulse compression of radar signal based on FPGA and DSP

JIA Yingtao1， GU Zhaoyu2， FU Qixiang2， WANG Wei2

（1. Research Institute of Electronic Science and Engineering， National University of Defense Technology， Changsha 410073， China；

2. Key Laboratory of National Complex Electromagnetic Environment Effects， School of Electronic Science and Engineering，

National University of Defense Technology， Changsha 410073， China）

Abstract： The implementation method for pulse compression of linear frequency modulation （LFM） signal based on FPGA and DSP is researched， in which FPGA is responsible for signal preprocessing， and DSP is responsible for the implementation of pulse compression. Function block diagrams of each FPGA module and the algorithm flow chart of DSP are given. The change of the first distance side?lobe of pulse compression results before and after adding the window of the matched filter is compared. The result shows that after adding the window， the side?lobe peak attenuation output by the matched filter is increased from 13 dB to 32 dB.

Keywords： pulse compression； LFM signal； matched filtering； FIR filtering； quadrature demodulation

0 引 言

脈沖壓縮（簡稱脈壓）技術(shù)能有效解決雷達(dá)作用距離與距離分辨率之間的矛盾，能同時(shí)獲得較大的作用距離和較高的距離分辨率[1]。相比于簡單脈沖的時(shí)寬帶寬積為1，脈沖壓縮信號(hào)能獲得遠(yuǎn)大于1的時(shí)寬帶寬積，通過對簡單脈沖增加頻率或相位調(diào)制可以得到脈沖壓縮信號(hào)[2]，其中線性調(diào)頻信號(hào)是常見的脈沖壓縮信號(hào)。線性調(diào)頻脈沖壓縮技術(shù)被廣泛應(yīng)用于雷達(dá)、聲納等系統(tǒng)。目前，雷達(dá)信號(hào)處理系統(tǒng)主要采用FPGA或DSP等器件實(shí)現(xiàn)。本文研究的基于FPGA和DSP的雷達(dá)信號(hào)處理模塊實(shí)現(xiàn)了對線性調(diào)頻信號(hào)的采集、存儲(chǔ)、濾波、正交解調(diào)和脈沖壓縮等過程，達(dá)到了實(shí)時(shí)脈壓處理的效果。

1 系統(tǒng)設(shè)計(jì)

本系統(tǒng)接收到的雷達(dá)中頻回波信號(hào)為線性調(diào)頻信號(hào)，調(diào)頻類型為正調(diào)頻，中心頻率[f0=20 ]MHz，帶寬[B=]10 MHz，脈寬[τ=8 ]μs，重復(fù)周期為200 μs。

本模塊主要包括A/D采集模塊、時(shí)鐘產(chǎn)生模塊、基于FPGA的信號(hào)預(yù)處理模塊、基于DSP的信號(hào)處理模塊和大容量存儲(chǔ)模塊，系統(tǒng)框圖如圖1所示。待采集的雷達(dá)中頻回波信號(hào)經(jīng)A/D采樣轉(zhuǎn)換為數(shù)字信號(hào)送入FPGA內(nèi)，F(xiàn)PGA在觸發(fā)信號(hào)的控制下將采集的數(shù)據(jù)存儲(chǔ)到內(nèi)部的塊RAM中，存儲(chǔ)完畢后，F(xiàn)PGA對信號(hào)進(jìn)行FIR濾波，之后再對濾波器輸出進(jìn)行正交解調(diào)，將信號(hào)搬移到基帶。解調(diào)完畢后，F(xiàn)PGA通過系統(tǒng)控制模塊向DSP發(fā)出中斷申請，DSP響應(yīng)中斷后，開始從FPGA讀取解調(diào)后的數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換并歸一化后存入外部SDRAM芯片中，之后開始對基帶數(shù)據(jù)進(jìn)行脈沖壓縮處理。

本設(shè)計(jì)中，ADC芯片采用AD公司的10位采樣芯片AD9211，根據(jù)信號(hào)的帶寬和最高頻率將A/D采樣速率設(shè)定為60 MSPS。采樣時(shí)鐘由時(shí)鐘產(chǎn)生模塊提供LVDS電平60 MHz的穩(wěn)定時(shí)鐘，參考電壓默認(rèn)使用內(nèi)部1.25 V參考。

2 基于FPGA的信號(hào)預(yù)處理

本設(shè)計(jì)中的FPGA芯片采用XILINX公司的45 nm工藝Spartan?6系列的XC6SLX150T，該芯片具有豐富的內(nèi)部資源，具有低成本、低功耗的特點(diǎn)。FPGA中對信號(hào)的處理主要包括FIR濾波和正交解調(diào)兩部分，另外，F(xiàn)PGA要完成對A/D采樣信號(hào)、FIR濾波結(jié)果和正交解調(diào)結(jié)果的存儲(chǔ)以及最終和DSP之間的數(shù)據(jù)交換。

2.1 數(shù)據(jù)緩存和數(shù)據(jù)交換

FPGA中的數(shù)據(jù)緩存需要存儲(chǔ)的數(shù)據(jù)有A/D采樣數(shù)據(jù)、FIR濾波輸出和正交解調(diào)輸出。解調(diào)完畢的數(shù)據(jù)要送入DSP內(nèi)，F(xiàn)PGA和DSP的數(shù)據(jù)交換需要由傳輸控制模塊完成。

在A/D采樣時(shí)，利用外部觸發(fā)信號(hào)即可實(shí)現(xiàn)對信號(hào)的有效存儲(chǔ)。觸發(fā)信號(hào)的起始邊沿對應(yīng)于脈沖的起始處，A/D采集信號(hào)存儲(chǔ)到FPGA的雙口RAM1中。雙口RAM1存儲(chǔ)完畢后，F(xiàn)IR濾波器讀取數(shù)據(jù)完成FIR濾波并將濾波結(jié)果存入雙口RAM2中，再經(jīng)正交解調(diào)后將解調(diào)結(jié)果存入雙口RAM3中。

雙口RAM3中的數(shù)據(jù)存儲(chǔ)完畢后，F(xiàn)PGA向DSP發(fā)送外部中斷，DSP響應(yīng)中斷并開始從FPGA讀取數(shù)據(jù)。DSP與FPGA的數(shù)據(jù)交換遵循TS201的數(shù)據(jù)傳輸協(xié)議[3]，F(xiàn)PGA通過傳輸控制模塊接收DSP的讀信號(hào)（RD）和存儲(chǔ)器選擇信號(hào)（MS），并將DSP發(fā)出的地址信號(hào)（ADDR）解碼為雙口RAM3對應(yīng)的地址（AddrB），最終將數(shù)據(jù)從FPGA送入DSP。

FPGA的數(shù)據(jù)緩存以及與DSP的數(shù)據(jù)交換框圖如圖2所示。

2.2 FIR濾波

線性調(diào)頻信號(hào)的頻帶限制在15～25 MHz以內(nèi)，A/D得到的采樣數(shù)據(jù)可先通過帶通濾波器濾除帶外噪聲，也可使數(shù)據(jù)變得平滑。基于FPGA的帶通濾波器采用FIR濾波器。FIR濾波器的顯著優(yōu)點(diǎn)是可以做到線性相位，并且總是穩(wěn)定的。當(dāng)濾波器系數(shù)滿足奇對稱或偶對稱條件時(shí)，F(xiàn)IR濾波器就會(huì)具有線性相位特性[4]。FIR濾波器的實(shí)現(xiàn)框圖如圖3所示。

由于線性相位FIR濾波器的系數(shù)是鏡像對稱的，所以[N]階FIR濾波器只需要[N2]個(gè)存儲(chǔ)單元。對于32階的FIR濾波器，只需取前16個(gè)系數(shù)存入深度為16的系數(shù)ROM中即可。在FIR濾波器的對稱結(jié)構(gòu)中，每一個(gè)乘加單元都是將鏡像對稱的兩個(gè)輸入數(shù)據(jù)相加再和相應(yīng)的濾波器系數(shù)相乘。在對輸入[x（n）]取連續(xù)32個(gè)數(shù)據(jù)緩沖時(shí)可設(shè)置鏡像對稱的兩個(gè)緩沖器，即兩個(gè)深度均為16的雙口RAM，并且按鏡像對稱的方式排列，這樣兩個(gè)RAM只需要一個(gè)地址指針[5]，指針從15順次減至0，對應(yīng)的輸入數(shù)據(jù)相加并和相應(yīng)的系數(shù)相乘最終完成累加就得到了一個(gè)輸出。

利用Matlab的FDATool工具，響應(yīng)類型選擇帶通，采樣頻率為60 MHz，通帶起始頻率和截止頻率分別設(shè)為15 MHz和25 MHz，兩個(gè)阻帶的截止頻率分別設(shè)為12 MHz和28 MHz，通帶起伏0.5 dB，阻帶衰減40 dB，指定階數(shù)32，可生成32階FIR濾波器的系數(shù)。

抽頭系數(shù)存儲(chǔ)在FPGA中的ROM中，由于濾波器抽頭系數(shù)均為小于1的浮點(diǎn)數(shù)，且有符號(hào)，所以必須采用一定的編碼方式存儲(chǔ)[6]。本文采用縮放法，即先將抽頭系數(shù)放大取整，再以二進(jìn)制補(bǔ)碼方式量化，最后得到結(jié)果后按同樣的比例縮小。每個(gè)抽頭系數(shù)均放大32 768倍，即左移15位，采用16 b數(shù)據(jù)以二進(jìn)制補(bǔ)碼方式編碼，將編碼完畢的抽頭系數(shù)存放在FPGA的系數(shù)ROM中。

FIR濾波器的輸出經(jīng)過正交解調(diào)得到基帶信號(hào)，解調(diào)時(shí)需要兩路本振信號(hào)，分別為I路[cos（2πf0t）]和Q路[sin（-2πf0t）]，它們分別與線性調(diào)頻信號(hào)相乘，可得到兩路基帶信號(hào)和中心頻率為[2f0]的高頻線性調(diào)頻信號(hào)。

2.3 系統(tǒng)控制

系統(tǒng)控制模塊完成對FPGA內(nèi)各部分子模塊的全局控制和有效調(diào)度，控制方式采用有限狀態(tài)機(jī)方式，狀態(tài)轉(zhuǎn)移圖如圖4所示。系統(tǒng)上電后，控制器進(jìn)入初始化狀態(tài)，完成對芯片的初始化，并且通過SPI接口對時(shí)鐘芯片下發(fā)時(shí)鐘配置參數(shù)。控制器檢測到外部觸發(fā)信號(hào)的起始邊沿時(shí)，轉(zhuǎn)移狀態(tài)至采樣存儲(chǔ)，在此狀態(tài)下，連續(xù)存儲(chǔ)所需個(gè)數(shù)的采樣點(diǎn)，存儲(chǔ)完畢后，轉(zhuǎn)移狀態(tài)至FIR濾波，濾波結(jié)果存儲(chǔ)完畢后轉(zhuǎn)移狀態(tài)至正交解調(diào)，解調(diào)結(jié)束后控制器向DSP輸出外部中斷信號(hào)并回到空閑狀態(tài)?？刂破鹘邮盏紻SP讀取數(shù)據(jù)的控制信號(hào)后，通過傳輸控制模塊完成數(shù)據(jù)傳輸并返回空閑狀態(tài)。

3 基于DSP的脈沖壓縮

脈壓處理主要在DSP內(nèi)實(shí)現(xiàn)，本設(shè)計(jì)中DSP芯片采用AD公司的ADSP?TS201，該芯片最高工作頻率達(dá)600 MHz，具有24 MB內(nèi)部DRAM存儲(chǔ)器，集成SDRAM控制器，可方便控制外部SDRAM大容量存儲(chǔ)器。

脈沖壓縮技術(shù)的實(shí)現(xiàn)是指發(fā)射機(jī)發(fā)射具有大時(shí)寬帶寬積（遠(yuǎn)大于1）的寬脈沖調(diào)頻信號(hào)，目標(biāo)反射回波經(jīng)匹配濾波處理后獲得窄脈沖的過程。在對回波信號(hào)正交解調(diào)之后，得到的I，Q兩路信號(hào)在DSP內(nèi)可以合并為一個(gè)復(fù)信號(hào)，將此復(fù)信號(hào)經(jīng)過匹配濾波器濾波即可實(shí)現(xiàn)脈沖壓縮。本文采用FFT的方法進(jìn)行快速卷積以實(shí)現(xiàn)匹配濾波器對信號(hào)的濾波。

信號(hào)進(jìn)入DSP后，I路信號(hào)為[cos（πkt2）]，Q路信號(hào)為[sin（πkt2），]所以匹配濾波器的輸入信號(hào)為[cos（πkt2）+][jsin（πkt2），]其中，[k=Bτ。]由匹配濾波理論可知，匹配濾波器的頻譜是輸入信號(hào)頻譜的共軛，由此生成的匹配濾波器的結(jié)構(gòu)和脈沖壓縮的實(shí)現(xiàn)框圖如圖5所示。

DSP內(nèi)FFT的實(shí)現(xiàn)利用AD公司的庫函數(shù)，庫函數(shù)中有實(shí)數(shù)FFT函數(shù)和復(fù)數(shù)FFT函數(shù)，這里FFT的輸入是由兩路信號(hào)組合成的復(fù)信號(hào)，因此選用復(fù)數(shù)FFT函數(shù)。在調(diào)用FFT函數(shù)之前，需要生成用于計(jì)算FFT的旋轉(zhuǎn)因子。實(shí)部旋轉(zhuǎn)因子為[twid_re（k）=cos（2πkN），]虛部旋轉(zhuǎn)因子為[twid_im（k）=sin（2πkN），]其中[N]為FFT點(diǎn)數(shù)。為了提高計(jì)算效率，旋轉(zhuǎn)因子只需計(jì)算cos和sin函數(shù)的前[34]周期的數(shù)據(jù)。旋轉(zhuǎn)因子作為DSP程序的初始化部分，只計(jì)算一次并存儲(chǔ)于DSP的RAM中，之后所有的FFT和IFFT計(jì)算均可直接調(diào)用。

在進(jìn)行FFT運(yùn)算時(shí)，需要指定FFT的點(diǎn)數(shù)，為了提高FFT的效率，F(xiàn)FT的點(diǎn)數(shù)應(yīng)該是2的整次冪。脈沖的長度為[N1]=480，匹配濾波器的點(diǎn)數(shù)為[N2]=480，由信號(hào)理論可知，只有把兩信號(hào)分別補(bǔ)零至[N]點(diǎn)，且當(dāng)[N≥][N1+N2-1]時(shí)，匹配濾波器輸出結(jié)果才是二者的線性卷積，所以FFT點(diǎn)數(shù)選取1 024。

線性調(diào)頻信號(hào)匹配濾波器的輸出會(huì)產(chǎn)生距離向（即時(shí)延）旁瓣。這是由于線性調(diào)頻信號(hào)的頻譜近似為矩形，從而會(huì)產(chǎn)生類似sinc函數(shù)狀的距離響應(yīng)。為了減小匹配濾波器輸出信號(hào)的時(shí)域旁瓣，可以考慮在頻域?qū)ζヅ錇V波器的響應(yīng)加窗。本文選用漢明窗，窗的寬度應(yīng)該覆蓋線性調(diào)頻信號(hào)的有效帶寬，則窗的長度可由下式確定：

[Nw=BfsNFFT]

本文中，[B=10 ]MHz，[fs=60 ]MHz，[NFFT=1 024，]計(jì)算可得[Nw=170，]根據(jù)公式計(jì)算得到長度為170的漢明窗。

DSP進(jìn)行脈沖壓縮的計(jì)算流程如圖6所示。

經(jīng)DSP計(jì)算得到的匹配濾波器的頻譜如圖7所示。在未加窗的情況下，對匹配濾波器輸出后的脈壓結(jié)果取對數(shù)所得結(jié)果如圖8所示，從圖中不難看出，第一距離旁瓣大約比輸出峰值低13 dB。

對照圖7所示的匹配濾波器的頻譜，由于頻譜的有效帶寬分布在兩邊，所以應(yīng)將漢明窗上下翻轉(zhuǎn)，如圖9所示，并將翻轉(zhuǎn)后的窗函數(shù)從中間拆成左右兩半，左右各85個(gè)點(diǎn)，左半部分乘到匹配濾波器頻譜的前85個(gè)點(diǎn)，右半部分乘到匹配濾波器頻譜的后85個(gè)點(diǎn)，匹配濾波器的中間部分全部乘以0，這些0作為窗函數(shù)展寬到1 024點(diǎn)時(shí)補(bǔ)0所得。

加窗后匹配濾波器輸出的脈壓結(jié)果如圖10所示，從圖中可以看出，第一距離旁瓣大約比輸出峰值低32 dB。

4 結(jié) 語

本文詳細(xì)介紹了基于FPGA和DSP的線性調(diào)頻雷達(dá)信號(hào)脈沖壓縮的一種實(shí)現(xiàn)方法。首先在FPGA中對信號(hào)進(jìn)行FIR濾波和正交解調(diào)，然后在DSP中進(jìn)行脈沖壓縮，達(dá)到了實(shí)時(shí)處理的效果，并討論了匹配濾波器加窗后脈沖壓縮結(jié)果的變化。該設(shè)計(jì)已成功應(yīng)用于某雷達(dá)信號(hào)處理機(jī)中，并取得了非常好的處理效果。

參考文獻(xiàn)

[1] 王遠(yuǎn)模，馬君國，李保國，等.浮點(diǎn)脈壓處理器的FPGA實(shí)現(xiàn)研究[J].現(xiàn)代雷達(dá)，2005，27（10）：41?44.

[2] RICHARDS M A.雷達(dá)信號(hào)處理基礎(chǔ)[M].北京：電子工業(yè)出版社，2012.

[3] Analog Devices. ADSP?TS201 TigerSHARC processor hardware reference [R]. US： Analog Devices， 2004.

[4] 謝海霞，孫志雄.可編程FIR濾波器的FPGA實(shí)現(xiàn)[J].電子器件，2012，35（2）：232?235.

[5] 李玉林.基于FPGA的直接型FIR濾波器實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2006，29（10）：1?3.

[6] 栗晶晶，趙巖，李富華.基于FPGA的FIR濾波器的設(shè)計(jì)與實(shí)現(xiàn)[J].聲學(xué)技術(shù)，2011，30（4）：471?474.

[7] 邱兆坤，馬云，王偉，等.基于FPGA的數(shù)字化正交解調(diào)接收機(jī)最優(yōu)設(shè)計(jì)[J].電子與信息學(xué)報(bào)，2006，28（1）：41?44.