SOC中MBIST結(jié)構(gòu)的設(shè)計(jì)與實(shí)現(xiàn)

黃 瑋

江蘇信息職業(yè)技術(shù)學(xué)院，江蘇無錫 214153

0 引言

隨著集成電路的規(guī)模越來越大，嵌入的存儲(chǔ)器也隨著變多，傳統(tǒng)的測試方法受測試難度和測試成本所制約，已不為芯片設(shè)計(jì)廠商所接受。目前存儲(chǔ)器最常用的測試方法是通過內(nèi)建自測試存儲(chǔ)器電路[1]（MBIST：存儲(chǔ)器內(nèi)建自測試)來實(shí)現(xiàn)，其通過eda軟件，自動(dòng)生成存儲(chǔ)器的測試電路，根據(jù)相應(yīng)的算法對存儲(chǔ)器地址進(jìn)行讀寫，完成存儲(chǔ)器的測試。該種測試方法雖然會(huì)在電路中加入一些控制邏輯，從而增加芯片的面積，但是對于大規(guī)模測試電路，其能夠?qū)崿F(xiàn)測試自動(dòng)化，減小測試時(shí)間，提高測試覆蓋率，很大程度上節(jié)約測試成本。

本文采用MBIST測試方法，完成對電路中存儲(chǔ)器的測試，同時(shí)加入了標(biāo)志位移位電路，能夠準(zhǔn)確判斷錯(cuò)誤存儲(chǔ)器的位置，從而減少測試診斷時(shí)間。

1 MBIST結(jié)構(gòu)介紹

MBIST是以存儲(chǔ)器為目標(biāo)，通過采用特定的算法，來檢測存儲(chǔ)器中存在的某些缺陷的一種測試方法，其主要由bist控制電路，測試向量生成電路，測試響應(yīng)比較電路三部分組成[2-3]，其常用的結(jié)構(gòu)圖如圖1所示。

圖1中bist控制電路其內(nèi)部為一個(gè)狀態(tài)機(jī)電路，控制bist電路對存儲(chǔ)器進(jìn)行讀寫操作；測試向量生成電路根據(jù)所選的算法生成不同的測試向量，不同的算法可以得到不同的存儲(chǔ)器測試覆蓋率；測試響應(yīng)比較電路是通過對實(shí)際存儲(chǔ)器輸出值與控制電路生成的理想值做對比，來判斷存儲(chǔ)器是否有問題。當(dāng)測試完成時(shí)，該電路會(huì)同時(shí)生成test_done和fail_h兩個(gè)標(biāo)志信號來判定測試結(jié)果，test_done表示測試是否完成，fail_h表示測試是否有問題，只有當(dāng)test_done為“1”，fail_h為“0”時(shí)，才能判定測試沒有問題。

2 嵌入式SRAM的MBIST結(jié)構(gòu)設(shè)計(jì)

2.1 MBIST測試結(jié)構(gòu)

嵌入式SRAM的MBIST的測試結(jié)構(gòu)有兩種：并行MBIST結(jié)構(gòu)和串行MBIST結(jié)構(gòu)，并行測試結(jié)構(gòu)是一組MBIST控制邏輯同時(shí)控制多片SRAM進(jìn)行讀寫操作，由于其同時(shí)對多片SRAM進(jìn)行測試，這樣可以節(jié)約測試時(shí)間，適用于設(shè)計(jì)中存儲(chǔ)器比較多的情況下，但由于同時(shí)測試時(shí)，會(huì)產(chǎn)生較大的功耗，可能會(huì)燒壞芯片，這是設(shè)計(jì)中常常需要注意的；串行測試結(jié)構(gòu)是MBIST控制邏輯逐一對每片SRAM進(jìn)行測試，其能夠有效地節(jié)省功耗，但測試時(shí)間較長，當(dāng)SRAM數(shù)量較大時(shí)測試成本較高，所以適用于存儲(chǔ)器較少的設(shè)計(jì)。本文的設(shè)計(jì)中包含70個(gè)SRAM，其中core中含有39個(gè)，ARM IP中含有31個(gè)，由于ARM IP是一個(gè)硬核，其包含的2個(gè)MBIST結(jié)構(gòu)已經(jīng)存在，不需另行設(shè)計(jì)，故文本主要完成core的MBIST設(shè)計(jì)。由于core中的存儲(chǔ)器屬于同一個(gè)時(shí)鐘域，考慮到layout布局時(shí)floorplan信息，故只生成一個(gè)bist電路來控制，同時(shí)由于core中的存儲(chǔ)器數(shù)量較多，故采用并行結(jié)構(gòu)完成MBIST的設(shè)計(jì)。

2.2 MBIST算法

MBIST結(jié)構(gòu)通過測試算法來完成存儲(chǔ)器中各種故障的檢測，目前常用的測試算法有：Checkerboard算法，March算法，GALPAT算法等。不同的算法復(fù)雜度不同，得到的故障覆蓋率也各不相同，其中Checkerborad算法最為簡單，能夠檢測的故障覆蓋率也最低，March C算法是MBIST中最為常用的一種算法，其能夠檢測出存儲(chǔ)器的大部分故障，GALPAT算法能夠得到最高的故障覆蓋率，但算法較為復(fù)雜，故需要更多的測試時(shí)間。考慮到測試時(shí)間增加帶來的測試成本，本文折衷選擇March C算法來實(shí)現(xiàn)設(shè)計(jì)中存儲(chǔ)器的自測試。

March C算法是依次通過對存儲(chǔ)器地址升序和降序讀寫來完成存儲(chǔ)器測試的一種方法[4]，其能夠檢測出存儲(chǔ)器中固定故障，狀態(tài)轉(zhuǎn)換故障，耦合故障，翻轉(zhuǎn)耦合故障等。March C算法主要通過6個(gè)步驟完成整個(gè)測試[5]：

1）按照升序?qū)Υ鎯?chǔ)器的每個(gè)地址進(jìn)行寫0操作。

2）按照升序?qū)Υ鎯?chǔ)器的每個(gè)地址進(jìn)行讀0寫1操作。

3）按照升序?qū)Υ鎯?chǔ)器的每個(gè)地址進(jìn)行讀1寫0操作。

4）按照降序?qū)Υ鎯?chǔ)器的每個(gè)地址進(jìn)行讀0寫1操作。

5）按照降序?qū)Υ鎯?chǔ)器的每個(gè)地址進(jìn)行讀1寫0操作。

2.3 MBIST頂層結(jié)構(gòu)

整個(gè)設(shè)計(jì)的MBIST頂層結(jié)構(gòu)如上圖所示，其主要由4部分組成：core的MBIST結(jié)構(gòu)，標(biāo)志位移位(scan out)電路和兩個(gè)內(nèi)嵌的ARM MBIST結(jié)構(gòu)。fail_h，test_done，bist_clk為頂層結(jié)構(gòu)的輸入輸出引腳，用來控制和判定測試結(jié)果，其中core和ARM共用一個(gè)bist_clk，測試時(shí)core和ARM中的MBIST結(jié)構(gòu)同時(shí)測試，test_done用來判定每個(gè)MBIST是否測試結(jié)束，當(dāng)信號為“1”時(shí)，表示測試完成，fail_h信號來觀測存儲(chǔ)器的測試結(jié)果，如果為“1”時(shí)，說明測試有問題，存儲(chǔ)器存在故障；為“0”時(shí)，則表示通過測試。但集成的fail_h信號僅能用來判定存儲(chǔ)器是否存在故障，無法定位故障存儲(chǔ)器的位置，為此電路中加入了一個(gè)標(biāo)志位移位（scan out）電路，其電路結(jié)構(gòu)如圖 所示，當(dāng)測試結(jié)果出現(xiàn)問題時(shí)，其能夠準(zhǔn)確找出哪個(gè)存儲(chǔ)器存在故障，為MBIST測試結(jié)果的診斷提供了便利。

圖3為控制位移位（scan out）電路，其由兩部分組成，圖3a是將每個(gè)存儲(chǔ)器collar生成的fail_h信號通過或操作得到一個(gè)fail_total標(biāo)志信號，然后傳輸給core bist電路。fail_total判定整個(gè)設(shè)計(jì)的測試結(jié)果，如果core中任意存儲(chǔ)器存在故障，則該存儲(chǔ)器相對應(yīng)的fail_h為“1”，經(jīng)過一個(gè)或門后，得到的fail_total也為“1”，說明電路中存在故障，將fail_total傳輸給core bist，得到頂層的判斷信號fail_h_top；圖3b是將存在故障的fail_h移位輸出，從而判斷出哪個(gè)存儲(chǔ)器存在故障，其主體電路是一個(gè)移位寄存器電路。 每個(gè)存儲(chǔ)器 collar生成的fail_h信號在scanen的控制下移位輸出，然后再與scanen與操作，得到每個(gè)存儲(chǔ)器所對應(yīng)的fail_h_scanout信號，來判斷該存儲(chǔ)器是否存在故障。其中控制信號scanen信號決定了fail_h的傳輸，其verilog描述如下：

當(dāng)測試完成標(biāo)志信號test_done為“1”時(shí)，說明測試已經(jīng)完成，每個(gè)存儲(chǔ)器所對應(yīng)的fail_h信號產(chǎn)生完畢，同時(shí)當(dāng)count信號為111時(shí)，scanen信號為“1”，這時(shí)進(jìn)行fail_h的移位輸出。

3 電路的仿真結(jié)果

基于NC_verilog軟件對設(shè)計(jì)中生成的MBIST結(jié)構(gòu)進(jìn)行仿真驗(yàn)證，得到的仿真結(jié)果如下所示。圖4中可以發(fā)現(xiàn)，由于arm核中的存儲(chǔ)器數(shù)量和規(guī)模較core中小，arm早于core完成MBIST測試，當(dāng)core電路對應(yīng)的test_done信號為“1”時(shí)，core完成MBIST測試，此時(shí)的fail_h信號為“0”，說明測試中存儲(chǔ)器不存在故障。圖5是波形放大后的scan out的仿真結(jié)果，為了便于測試觀察，在圖5中可以看到在2，074，525ns和2，076，525ns處電路中加入了兩個(gè)脈沖，當(dāng)?shù)谝幻}沖到來時(shí)，使能信號scanen變?yōu)椤?”，這時(shí)開始輸出每個(gè)存儲(chǔ)器測試完成后相對應(yīng)的fail_h， 當(dāng)?shù)诙€(gè)脈沖時(shí)，core中所有存儲(chǔ)器的fail_h輸出完畢，在兩個(gè)脈沖之間的scan_out信號一直為“1”，說明存儲(chǔ)器不存故障。

4 結(jié)論

本文基于實(shí)際項(xiàng)目完成了電路中MBIST結(jié)構(gòu)的插入，同時(shí)插入了一個(gè)簡單的存儲(chǔ)器診斷電路，在實(shí)際測試中，如果某個(gè)存儲(chǔ)器發(fā)生故障，能夠通過和MBIST電路相結(jié)合準(zhǔn)確檢測出來，最后通過NC_verilog仿真驗(yàn)證了結(jié)構(gòu)的準(zhǔn)確性。

[1]DEKKER R， BEENAKER F， THIJSSEN L.A realistic fault model and test algorithm for static random access memories[J].IEEE Trans Comp Aid Des，1990，9（6）：567-572.

[2]BUSHNELL M L，AGRAWAL V D. 超大規(guī)模集成電路測試—數(shù)字、存儲(chǔ)器和混合信號系統(tǒng)[M].蔣安平，馮建華，王新安，譯.北京：電子工業(yè)出版社，2005.

[3]MBIST Architect Process Guide[M].Mentor Graphics，2008.

[4]Mentor Graphics. Embedded Deterministic Test(EDTTM)-DFT Technology for High-Quality LowCost Manufacturing Test [M]. Technical Publication，2006-03.

[5]Hwang Sungbae， Abraham J A， Test data compression and test time reduction using an embedded micropr ocessor[J].IEEE T ransactions o n Very Lar ge Scale Integration (VLSI) Systems， 2003， 11（5）：853-862.