頻率計權網絡的數字電路實現

趙丹　李麗　賀慧勇　劉嘉文　廖文平　王燕　商梅雪　魏明生

摘 要： 提出一種頻率計權網絡的數字電路實現方案，詳細闡述由濾波器設計工具生成頻率計權濾波器，然后采用HDL代碼生成工具將其轉換成可移植、可綜合的能在FPGA上實現的HDL代碼，分別在軟件和硬件上進行仿真驗證測試的過程。結果表明，設計的頻率計權網絡符合計權特性及允差標準，且采用此方法設計的頻率計權網絡簡化了電路結構，操作簡單，降低了功耗、成本，節省了資源，提高了效率，能快速得出信號的頻率計權值。

關鍵詞： 頻率計權； HDL代碼； 數字電路； FPGA仿真

中圖分類號： TN711?34 文獻標識碼： A 文章編號： 1004?373X（2015）19?0094?04

Abstract： An implementation scheme of digital circuit for frequency weighting network is presented. The frequency weighting filter generated by the filter design tool is described in detail， which is converted into transplantable and synthesizable HDL code by using HDL code generation tool， and can be implemented on FPGA. The test process of the filter model was simulated and verified respectively by software and hardware. The test results show that the designed frequency weighting network conforms to weighting characteristic and tolerance standard， and can simplify circuit structure and operation， reduce power consumption and the cost， save resources and improve efficiency. The frequency weighting value of the signal can be obtained quickly.

Keywords： frequency weighting； HDL code； digital circuit； FPGA simulation

0 引 言

人的耳朵聽到聲音后的感覺，不僅與聲的強度有關，而且與聲音的頻率有關。一般情況下，人耳對高頻段的聲音比較敏感，而對低頻段的聲音感覺不明顯，即使是聲壓級相同的聲音，頻率不同也可能聽起來不一樣響[1?2]。為了正確認識聲音的特性，進行噪聲測量及分析，預防噪聲對人耳產生危害，根據等響度曲線對接收到的聲音信號進行頻率計權濾波，以模擬人耳的響度感覺特性[3]。頻率計權在噪聲測量及分析中有很重要的作用，它是一種模擬人耳對不同頻率的聲音感覺不同的特性，使計算出的聲壓級與人耳所到的感覺一致的網絡，其實質就是對聲音信號進行濾波處理[4?6]。傳統的辦法是用模擬電路實現頻率計權網絡[7]，這種方法采用了大量如電阻、電容等模擬器件，結構復雜、成本高、功耗大，其穩定性、可靠性、性能指標很難做好，而且不方便調試[8]。目前，很多是通過計算機，ARM，DSP等軟件方法實現頻率計權網絡，該方法程序代碼復雜，占用資源多[9?11]。

本文提出一種頻率計權的電路級實現方案，以減少程序代碼設計復雜和硬件電路調試不便等問題。該方法是數字化全電路實現，占用資源少、速度快、功耗低、可移植性好，適合FPGA以及ASIC實現。

1 頻率計權特性

頻率計權的基本定義是指幅度穩定不變的輸入信號級與實際測量輸出信號級兩者之間作為頻率函數關系而規定的差值， 頻率計權值用分貝（dB） 表示[12]。為了更好地模擬人耳聽覺在不同頻率處不同的靈敏度，聲級計的頻率計權主要有A和C計權[13?14]。

A計權網絡是模擬人耳對55 dB以下低頻噪聲的響應，電信號在中、低頻段（1 000 Hz以下）有較明顯的衰減。C計權網絡是模擬人耳對高強度噪聲感應的頻率特性[15]。

由幅頻特性可以看出，A計權濾波器對其低頻、中頻段（1 000 Hz以下）有較大的衰減；在整個頻率范圍內C計權濾波器的響應近乎平直。將仿真出來的結果與頻率計權允差表[15]比較可以得到，設計出的頻率計權符合表中的允差標準，說明設計出來的結果符合要求。

將濾波器設計工具實現的頻率計權濾波器算法轉換成硬件在FPGA中實現，就需要設計HDL代碼。濾波器代碼生成工具利用已生成的代碼和模型生成可移植和可綜合的VHDL或Verilog HDL代碼[19]，且生成的代碼可讀性較高，可用于FPGA編程設計，并在開發板上進行驗證[20?22]。

生成代碼時在計權類型中分別選擇A，C計權方式，在音頻系統中抽樣頻率一般都是48 kHz。由于用于FPGA編譯仿真的軟件Quartus Ⅱ不支持浮點型數據，為了使濾波器在FPGA硬件上實現，就需要對生成的濾波器數據類型重新定義，使數據更符合FPGA的處理方式[23]。在設計中把數據進行量化，進行定點仿真。由濾波器設計工具得到濾波器的系數，根據頻率計權精度要求將系數量化，得到定點型數據[24?25]?？紤]到濾波器的精度以及節省資源的問題，選擇合適的字長范圍進行分析。如圖4所示，濾波器系數的字長為12，可看出濾波器的系數定點化后，幅頻響應與未定點化的響應相差很大，所以應當提高系數的字長以減小誤差[25]。endprint

如圖5所示為提高濾波器系數量化字長的過程，當字長提高到16位時，觀察到定點化后和未定點化的濾波器幅頻響應相差很小，已經符合要求。所以在濾波器系數定點化時選擇定點字長為16位。

3 頻率計權濾波器仿真測試

生成計權濾波器的HDL代碼后將其在Quartus Ⅱ里進行仿真測試，將生成的Testbench代碼進行測試[26?27]。Testbench產生階躍響應、斜坡響應和Chirp響應，分別在信號級和電路級進行仿真。以A計權濾波器為例，比較以上信號的信號級仿真和電路級仿真[28]，如圖6～圖11所示。

在QuartusⅡ中生成不同頻率的正弦波，通過頻率計權濾波器模塊進行驗證。在嵌入式邏輯分析儀SignalTapⅡ中提取輸入及輸出信號的幅值，如表1所示?？紤]到濾波器數據定點化及抗溢出問題，需要將輸出進行預衰減[29?30]，所以設定輸入信號為16位，輸出信號為12位，則頻率計權值=[輸出峰峰值（輸入峰峰值24）]。將對應的幅值進行計算處理后可得到信號的頻率計權特性曲線，如圖13所示。

將此頻率計權特性曲線以及實際測量計算出的計權值與理論A頻率計權特性比較，所設計的頻率計權濾波器生成HDL代碼仿真測試結果符合標準給出的頻率計權特性及允差[15]，但由于輸入信號的幅度不同使得在低頻的數據有一定的誤差。

5 結 語

本文介紹的頻率計權網絡減少了采用模擬電路方法帶來的復雜和不穩定，克服了軟件算法設計占用過多資源等困難，將算法由信號級向電路級轉換，實現全數字電路的計權濾波器，在信號級和電路級兩個方面進行了仿真，在FPGA中實現并做了初步性能測試。這部分電路將實際用于“全數字化個體噪聲暴露保護裝置”中，但在硬件測試中對低頻信號的頻率計權存在誤差，需繼續改進。

參考文獻

[1] 吳云.頻率計權與聲音的評價[J].江蘇現代計量，2011（3）：34?35.

[2] 金暉，何潔，鐘晴紅，等.頻率計權的數字化實現[J].電子工程師，2005，31（1）：11?12.

[3] 陳劍林，白瀅，牛鋒，等.聲級計的頻率計權特性[J].計量技術，2008（6）：47?50.

[4] 鐘波，孫慶生，王雪晶，等.聲級計頻率計權特性自動檢定系統研究與實現[J].電聲技術，2010（5）：37?40.

[5] 張登攀，高志強.噪聲[13]倍頻程計權聲級算法[J].河南理工大學學報：自然科學版，2013（6）：709?712.

[6] 李淑芹.數字化環境噪聲自動監測終端的研究[J].科技與企業，2014（11）：141?142.

[7] 肖鋒，李建鋒.噪聲測量中頻率計權的實現[J].測試技術學報，1996（2）：8?13.

[8] 陳品，陳心昭.A計權電路對p?p聲強法測量精度的影響[J].合肥工業大學學報：自然科學版，2012（7）：865?869.

[9] 羅自榮，陳章位，蔡德威，等.基于嵌入式系統的頻率計權實現方法分析與對比[J].振動與沖擊，2014（9）：21?26.

[10] 金暉，何潔.頻率計權的全數字實現[J].儀器儀表學報，2006（z2）：1495?1496.

[11] 譚謙.數字化環境噪聲自動監測終端的研究[D].天津：天津大學，2010.

[12] HAMPTON R D. Frequency?weighting filter selection for H2 control of microgravity isolation systems： A consideration of the "implicit frequency weighting" problem [J]. IEEE Transactions on Instrumentation and Measurement， 2000， 49（2）： 265?269.

[13] 何嶺松.頻率計權網絡的公式化表達[J].儀器儀表學報，1996（5）：93?95.

[14] 周星，張晨，裴真，等.全數字式聲級計系統的設計與實現[J].信號處理，2005（z1）：609?612.

[15] 國家質量監督檢驗檢疫總局.JJG 188?2002 聲級計檢定規程[S].北京：國家質量監督檢驗檢疫總局，2002.

[16] 陳磊.數字信號處理技術在噪聲頻譜分析儀中的應用[D].西安：西安電子科技大學，2010.

[17] 王艷文，崔志娟，張靜.基于Matlab/FDATool的數字濾波器設計[J].科技信息，2013（21）：373?374.

[18] 郭海麗，王紫婷.基于Matlab/Simulink的FIR數字濾波器的設計與實現[J].電氣應用，2008，27（1）：73?75.

[19] OTHMAN N， JABBAR M H， MAHAMAD A K， et al. Luo rudy phase I excitation modeling towards HDL coder implementation for real?time simulation [C]// Proceedings of 2014 the 5th IEEE International Conference on Intelligent and Advanced Systems. Kuala Lumpur： IEEE， 2014： 510?515.

[20] 諸葛俊貴.基于Matlab模糊控制器HDL代碼的自動生成[J].電子科技，2012，25（1）：42?44.

[21] 胥京宇.消除隔閡，提升效率：MATHWORKS推出基于Matlab生成HDL代碼的產品[J].世界電子元器件，2012（5）：66?67.

[22] 王麗.基于Matlab/FDATool的語音信號濾波處理[J].德州學院學報，2013，29（4）：27?30.

[23] 郝小江，黃昆.FIR數字濾波器設計及其FPGA實現[J].微型機與應用，2013（19）：22?24.

[24] NAMIN A H， LEBOEUF K， HUAPENG W， et al. Artificial neural networks activation function HDL coder [C]// Proceedings of 2009 IEEE International Conference on Electro/Information Technology Windsor. Taibei， China： IEEE， 2009： 389?392.

[25] 高宇晨，戴居豐.改進的IIR濾波器避免運算溢出和定點DSP的實現[J].天津通信技術，2001（3）：31?34.

[26] 張慧娟.HDL Coder和HDL Verifier支持HDL代碼生成和驗證[J].EDN CHINA 電子設計技術，2012，19（5）：20?21.

[27] 程棟.關于HDL測試的研究[D].長沙：湖南大學，2003.

[28] 劉福泉.基于FPGA的FIR數字濾波器實現[D].北京：北京郵電大學，2012.

[29] 張家田，劉新英，嚴正國.DSP的定點溢出處理技術[J].中國科技信息，2008（24）：83?85.

[30] 王新金，顧冬華.基于定點DSP的IIR濾波器溢出分析[J].自動化與儀器儀表，2008（5）：69?70.endprint