一種高性能數(shù)字輸出端口電路設(shè)計(jì)＊

陳迪平，陳思園，曾健平

（湖南大學(xué) 物理與微電子科學(xué)學(xué)院，湖南 長(zhǎng)沙 410082）

在多電源域系統(tǒng)中，數(shù)字輸出端口主要實(shí)現(xiàn)低電源域到高電源域邏輯之間的電平轉(zhuǎn)換以及提供輸出驅(qū)動(dòng)能力等功能．?dāng)?shù)字輸出端口的速度、功耗與噪聲性能是高速、低電壓、低功耗系統(tǒng)設(shè)計(jì)的重要環(huán)節(jié)［1］．本文提出了一種高性能數(shù)字輸出端口的設(shè)計(jì)方案，通過(guò)改進(jìn)傳統(tǒng)低轉(zhuǎn)高電平轉(zhuǎn)換單元，解決了傳統(tǒng)結(jié)構(gòu)上升沿與下降沿不對(duì)稱的問(wèn)題，降低了電平轉(zhuǎn)換單元的延時(shí)功耗積，改善了輸出端口的傳輸性能；同時(shí)，增加了抗地彈效應(yīng)電路，降低了端口的同步開(kāi)關(guān)噪聲（SSN），提高了端口輸出信號(hào)的傳輸質(zhì)量．

1 數(shù)字輸出端口結(jié)構(gòu)及原理分析

傳統(tǒng)多電源系統(tǒng)數(shù)字輸出端口結(jié)構(gòu)如圖1 所示，主要包括電平轉(zhuǎn)換和輸出驅(qū)動(dòng)2 個(gè)部分［1］．其中，數(shù)字輸出端口用于實(shí)現(xiàn)系統(tǒng)內(nèi)部的1．8V 邏輯信號(hào)到端口3．3V 信號(hào)的切換；輸出驅(qū)動(dòng)實(shí)現(xiàn)對(duì)信號(hào)的輸出．圖1中傳統(tǒng)低轉(zhuǎn)高電平轉(zhuǎn)換單元為了解決上拉、下拉競(jìng)爭(zhēng)的問(wèn)題，需設(shè)計(jì)NMOS管的尺寸為PMOS管的4倍左右［2］，從而使輸出存在上升沿與下降沿的嚴(yán)重不對(duì)稱．因此，傳統(tǒng)的電平轉(zhuǎn)換電路結(jié)構(gòu)存在較大的延時(shí)功耗積．使電平轉(zhuǎn)換的上升沿與下降沿對(duì)稱能有效降低電平轉(zhuǎn)換電路的延時(shí)功耗積，提升端口的傳輸性能［3］．

圖1 傳統(tǒng)多電源域數(shù)字輸出端口結(jié)構(gòu)Fig．1 Conventional multiply powers digital output I／O architecture

圖1中傳統(tǒng)輸出驅(qū)動(dòng)結(jié)構(gòu)在輸出狀態(tài)發(fā)生翻轉(zhuǎn)時(shí)有較大的瞬態(tài)電流流過(guò)電源與地線的寄生電感L1和L2，引起地彈效應(yīng)［4］．地彈效應(yīng)所產(chǎn)生的地彈噪聲電壓可簡(jiǎn)單表示為：

如果芯片上有N個(gè)同時(shí)向低電平翻轉(zhuǎn)的輸出，此時(shí)流過(guò)地線寄生電感的電流將變?yōu)镹倍［5－6］，此時(shí)產(chǎn)生的地彈噪聲電壓可表示為：

式中：NVg為地線上的電壓噪聲，即同步開(kāi)關(guān)噪聲（SSN）．同理可知電源線上也將產(chǎn)生同等的SSN 噪聲．當(dāng)這個(gè)電壓波動(dòng)的值足夠大時(shí)，就會(huì)影響信號(hào)的完整性導(dǎo)致寄存器和邏輯電路的誤觸發(fā)，惡化時(shí)鐘性能（時(shí)鐘脈沖漏失或增插）等．降低單個(gè)端口的地彈噪聲電壓Vg能有效降低SSN 噪聲電壓NVg，抑制端口對(duì)系統(tǒng)電源及地的干擾，同時(shí)提高輸出信號(hào)的質(zhì)量．隨著電路規(guī)模的增大，工作頻率的增加，如何有效降低高速開(kāi)關(guān)電路的SSN 噪聲已成為提升系統(tǒng)性能的關(guān)鍵［7］．

2 新型數(shù)字輸出端口設(shè)計(jì)

2．1 新型快速低轉(zhuǎn)高電平轉(zhuǎn)換單元設(shè)計(jì)

新型快速低轉(zhuǎn)高電平轉(zhuǎn)換單元電路如圖2 所示．其中實(shí)線部分為傳統(tǒng)電平轉(zhuǎn)換電路，M1和M2為低閾值NMOS，M3－M6構(gòu)成保護(hù)M1與M2的耐壓?jiǎn)卧琈7和M8為高閾值PMOS．本文增加了加速上拉單元如圖2 中虛線部分，其中，M11／M12管在VDL／VDR下拉時(shí)關(guān)閉，不與M1／M2 管構(gòu)成競(jìng)爭(zhēng)；而在VDL／VDR上拉時(shí)開(kāi)啟，提升電路的上拉能力，從而達(dá)到在增強(qiáng)上拉的同時(shí)，不用同時(shí)增強(qiáng)下拉來(lái)對(duì)抗上拉競(jìng)爭(zhēng)的目的，降低了提升轉(zhuǎn)換速度所需的功耗，有效降低了功耗延時(shí)積．

圖2 快速低轉(zhuǎn)高電平轉(zhuǎn)換電路原理圖Fig．2 Quick voltage levels transform circuit

在smic18mmrf工藝中，高閾值PMOS管與低閾值NMOS管，VDDL為1．8V，VDDH為3．3V，Vtn為480mV，Vtp為－630 mV，依據(jù)文獻(xiàn)［3］，可得M1／M2管（下拉NMOS）的尺寸約為M7／M8管（上拉PMOS）尺寸的6．5倍．在這個(gè)條件下，M1／M2管的最大下拉電流ID1max與M7／M8 的最大上拉電流ID7max滿足關(guān)系式：

將式（3）代入smic18mmrf下數(shù)據(jù)參數(shù)可得ID1max約為ID7max的10倍，此時(shí)需增加上拉管尺寸W7／L7至之前的10倍才能使上拉與下拉的能力相當(dāng)，因此，設(shè)計(jì)M11／M12管尺寸為M7／M8管9倍即可使上拉能力與下拉能力相當(dāng)．

2．2 新型抗地彈效應(yīng)輸出驅(qū)動(dòng)電路設(shè)計(jì)

由公式（1）可知，在同等寄生電感的條件下，地彈噪聲主要取決于輸出驅(qū)動(dòng)管的電流變化率，即

因此，降低SSN 噪聲可以通過(guò)降低電路的電流變化率來(lái)實(shí)現(xiàn)．本文提出如圖3所示的抗地彈效應(yīng)輸出電路結(jié)構(gòu)，該電路主要包括控制邏輯和輸出驅(qū)動(dòng)2部分．其中，MP1管和MN1管為輸出驅(qū)動(dòng)管，MP2管和MN2管為輸出續(xù)流管，驅(qū)動(dòng)管的尺寸遠(yuǎn)大于續(xù)流管．該結(jié)構(gòu)利用PMOS控制邏輯模塊和NMOS控制邏輯模塊對(duì)輸出電壓采樣，實(shí)現(xiàn)對(duì)輸出管的切換．其具體工作原理為：當(dāng)輸出電路輸出信號(hào)由高電平向低電平轉(zhuǎn)換時(shí)，連接預(yù)驅(qū)動(dòng)上、下節(jié)點(diǎn)（A，D）的電壓由高電平轉(zhuǎn)向低電平，此時(shí)MP1管和MP2管關(guān)斷．同時(shí)節(jié)點(diǎn)（D）的信號(hào)通過(guò)反相器以及傳輸門傳輸?shù)組N1管的柵極，MN1 開(kāi)啟，輸出電路輸出電壓開(kāi)始下降；通過(guò)對(duì)輸出信號(hào)采樣，關(guān)斷傳輸門，即關(guān)斷大尺寸管MN1，同時(shí)開(kāi)啟小尺寸管MN2．在這個(gè)過(guò)程中，大尺寸管MN1 上出現(xiàn)一個(gè)大的負(fù)電流變化率，小尺寸管MN2 上出現(xiàn)一個(gè)小正電流變化率，有效的降低了整體的電流變化率．同時(shí)本結(jié)構(gòu)采用大尺寸管MN1 提供大的泄放電流，采用小尺寸管MN2續(xù)流，滿足了電路對(duì)于延時(shí)的要求．

圖3 新型抗地彈效應(yīng)輸出電路具體電路圖Fig．3 New resistance of ground bounce output circuit

3 仿真與測(cè)試

以頻率為150 MHz，上升時(shí)間與下降時(shí)間均為100ps的信號(hào)為輸入，以20fF電容為負(fù)載，得到傳統(tǒng)型結(jié)構(gòu)與新型結(jié)構(gòu)電平轉(zhuǎn)換電路的低轉(zhuǎn)高傳輸延時(shí)對(duì)比仿真結(jié)果，如圖4（a）所示．從圖4（a）可知，傳統(tǒng)型結(jié)構(gòu)傳輸延時(shí)為0．38ns，新型結(jié)構(gòu)傳輸延時(shí)為0．24ns，改良后的結(jié)構(gòu)對(duì)轉(zhuǎn)換信號(hào)的爬升有明顯的加速作用．

圖4 電平轉(zhuǎn)換單元模擬仿真結(jié)果Fig．4 Simulation results of levels transform

傳統(tǒng)型與新型電平轉(zhuǎn)換電路驅(qū)動(dòng)為20～200fF電容負(fù)載延時(shí)功耗積仿真結(jié)果如圖4（b）所示．在負(fù)載為120fF時(shí)，傳統(tǒng)型與新型電平轉(zhuǎn)換電路的延時(shí)功耗積分別為0．425與0．377ns·mW，新型結(jié)構(gòu)相較傳統(tǒng)結(jié)構(gòu)延時(shí)功耗積減小了11．3%．仿真測(cè)試總共取20～200fF 中等間距的10個(gè)點(diǎn)，結(jié)果顯示新型結(jié)構(gòu)功耗延時(shí)積相較傳統(tǒng)結(jié)構(gòu)減小5%～15%．負(fù)載為20fF減小最多為15%，隨著負(fù)載電容的增加延時(shí)功耗積減小的比例減小．原因在于隨著負(fù)載電容的變大，電壓爬升的時(shí)間越長(zhǎng)，而由M9／M10管構(gòu)成的開(kāi)關(guān)延時(shí)是一定的，便會(huì)造成負(fù)載越大改良越小的情況．因此，根據(jù)負(fù)載的情況選擇合適的開(kāi)關(guān)延時(shí)是該電路設(shè)計(jì)的一大關(guān)鍵．

圖4（c）所示為傳統(tǒng)型與新型電平轉(zhuǎn)換電路在延時(shí)為500ps條件下的功耗仿真結(jié)果．由圖4（c）可知，在相同延時(shí)情況下，新型結(jié)構(gòu)較傳統(tǒng)型結(jié)構(gòu)消耗更小的功耗．

在電路面積方面，傳統(tǒng)型電平轉(zhuǎn)換電路為187．11μm2，新型電平轉(zhuǎn)換電路為223．91μm2．新型電平轉(zhuǎn)換電路面積與傳統(tǒng)型轉(zhuǎn)換電路相當(dāng)，新型結(jié)構(gòu)并未過(guò)多增加額外的面積消耗．

在smic18mmrf工藝下，以頻率為150 MHz，上升時(shí)間與下降時(shí)間均為100ps的信號(hào)為輸入，模擬寄生電感為3nH 的情況下，通過(guò)Spectre仿真工具得到信號(hào)輸出質(zhì)量與SSN 噪聲的仿真結(jié)果如圖5所示．圖5（a）和圖5（b）分別為4個(gè)傳統(tǒng)輸出端口同時(shí)翻轉(zhuǎn)時(shí)，SSN 噪聲在信號(hào)輸出端與地線上的瞬態(tài)響應(yīng)，其幅度大小可達(dá)到1．5V 左右，嚴(yán)重影響了輸出信號(hào)的質(zhì)量，給地線帶入了嚴(yán)重的噪聲干擾．圖5（c）為新型與傳統(tǒng)型結(jié)構(gòu)在同時(shí)翻轉(zhuǎn)個(gè)數(shù)分別為0，2，4，6，8，10時(shí)的最大SSN 噪聲結(jié)果對(duì)比．相較于傳統(tǒng)型結(jié)構(gòu)，新型結(jié)構(gòu)的SSN 噪聲減小30%以上．其中，當(dāng)同時(shí)翻轉(zhuǎn)個(gè)數(shù)為4個(gè)時(shí)，新型結(jié)構(gòu)的最大SSN 噪聲為0．819 V，相較傳統(tǒng)型減少了44．7%．

圖5 抗地彈效應(yīng)輸出電路仿真結(jié)果Fig．5 Resistance of round bounce simulation result

在不同測(cè)試條件下，不同架構(gòu)的結(jié)果不具備可比性．采用參考文獻(xiàn)所提出的電路結(jié)構(gòu)，在本文所給出的相同測(cè)試條件下，利用smic18mmrf工藝進(jìn)行功耗延時(shí)積和SSN 的模擬仿真，得到其仿真結(jié)果如表1所示．

表1 參考文獻(xiàn)與本文設(shè)計(jì)方法性能對(duì)比Tab．1 Performance comparison

由表1可知，文獻(xiàn)［8］所提出的結(jié)構(gòu)在功耗延時(shí)綜合性能上最優(yōu)，但其結(jié)構(gòu)中包含電容，其面積高達(dá)885．53μm2，因此，本文所采用結(jié)構(gòu)在較小面積的應(yīng)用中優(yōu)勢(shì)更大．綜上所述，本文所設(shè)計(jì)端口電路無(wú)論從功耗延時(shí)積還是從SSN 方面都具備很大的優(yōu)勢(shì)．

將本文所設(shè)計(jì)電路應(yīng)用于輸出端口，在smic18mmrf工藝下流片得到的芯片頂層照片及4個(gè)端口同時(shí)翻轉(zhuǎn)時(shí)的信號(hào)輸出結(jié)果如圖6所示．

圖6 流片結(jié)果照片及測(cè)試結(jié)果Fig．6 Photo of the layout and test result

由圖6（b）可知，本文設(shè)計(jì)電路信號(hào)輸出端沒(méi)有表現(xiàn)出明顯的SSN 噪聲干擾．當(dāng)外接3nH 接地電感，測(cè)試端口在2～10個(gè)同時(shí)翻轉(zhuǎn)時(shí)，接地電感上反應(yīng)出的SSN 噪聲幅度如表2所示．與圖5（c）仿真結(jié)果相比，當(dāng)翻轉(zhuǎn)個(gè)數(shù)分別為2，4，6個(gè)時(shí)所得的測(cè)試結(jié)果與仿真結(jié)果相近，隨著翻轉(zhuǎn)個(gè)數(shù)的增加，測(cè)試結(jié)果與仿真結(jié)果的偏差增大，這是由于測(cè)試電路中連線的寄生電感增大了等效接地電感，隨著翻轉(zhuǎn)個(gè)數(shù)增大，寄生電感的影響增大，但相較圖5（c）中傳統(tǒng)型的仿真結(jié)果，測(cè)試結(jié)果仍存在較大的改進(jìn)．

表2 端口SSN 噪聲幅值測(cè)試結(jié)果Tab．2 SSN amplitude testing results

4 結(jié) 論

本文通過(guò)對(duì)電平轉(zhuǎn)換單元與地彈效應(yīng)的原理分析，通過(guò)并聯(lián)加速上拉電路與采樣負(fù)反饋的方法，提出了一種快速電平轉(zhuǎn)換與低SSN 噪聲的端口電路．該輸出電路在保持原有下拉延時(shí)的情況下，有效地抑制了地彈效應(yīng)并降低了電路的功耗．仿真結(jié)果表明，所設(shè)計(jì)電平轉(zhuǎn)換單元功耗延時(shí)積較傳統(tǒng)結(jié)構(gòu)減小5%～15%，SSN 噪聲幅度減少30%以上，有效降低了端口的延時(shí)功耗積與SSN 噪聲幅度．

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