高速A/D轉換系統的設計與實現

王利平，桑會平

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

高速A/D轉換系統的設計與實現

王利平，桑會平

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

軟件無線電技術在無線通信系統的發展中具有重要的歷史地位，其使得無線電通信系統具有很好的通用性和靈活性。高速模數轉換(ADC)芯片是模擬信號與數字信號轉換的橋梁，ADC在軟件無線電系統中占據著重要地位，實現軟件無線電的關鍵之一是解決模數轉換問題。EV10AQ190A是E2V公司推出的新型、高速和高性能ADC。基于軟線無線電思想，利用高速ADC與FPGA構建的硬件平臺，實現了具有廣闊應用前景的高速A/D轉換系統，給出了軟硬件設計原理及程序運行結果。實測結果表明，系統指標達到設計要求，靈活、可靠，具有一定的通用性。

軟件無線電；EV10AQ190A；模數轉換；高速ADC

0 引言

1992年，Joe Mitola在美國遠程通信系統會議上首次正式提出了軟件無線電的概念[1]，其核心思想是基于數字信號處理芯片，將高速寬帶A/D以及D/A轉換器盡可能地靠近天線，采用可編程、高性能的器件(如FPGA、DSP)代替專用的數字電路，盡可能地利用軟件來定義、實現無線通信系統的各項功能。如此，無線通信系統將具有很好的通用性、靈活性，系統的升級與互聯也將異常方便。軟件無線電被譽為無線通信領域的第3次突破[2]。由于受硬件發展水平的限制，軟件無線電技術的發展與應用存在2大瓶頸[3]：① A/D轉換器的速率和性能；② 可編程邏輯器件的處理速度。鑒于以上難點，本文利用E2V公司具有5GHz的EV10AQ190A高速ADC和具有高速數據接口及高速處理能力的Xilinx公司的K7系列FPGA實現了一高速模數轉換系統，利用延時調整[4]、串并轉換、并行處理和訓練數據對齊[5]等技術解決了高速ADC與FPGA之間的高速數據傳輸問題[6]。

1 系統平臺設計

系統平臺主要由FPGA、ADC、時鐘芯片以及晶體振蕩器等組成，如圖1所示。

FPGA選用XILINX公司的K7系列：XC7K480T-2FFG1156I，該芯片具有專用的LVDS差分邏輯接收通道，并且單邊沿LVDS接收速率可達到710MHz。ADC芯片選用E2V公司的EV10AQ190A，該芯片-3 dB輸入帶寬可達3.2 GHz，并可配置為4通道1.25 Gsps采樣，2通道2.5 Gsps采樣和1通道5 Gsps采樣，單通道功耗為1.4W。時鐘芯片選用的是HMC830LP6GE，其射頻帶寬為25MHz～3GHz，相位噪聲為-110dBc/Hz。ADC的時鐘輸入、數據輸出，時鐘芯片的時鐘輸出以及FPGA的數據輸入均為LVDS邏輯標準，所以ADC與時鐘芯片，ADC與FPGA可實現無縫連接。

圖1 硬件框圖

1.1 VCO外圍電路設計

HMC830LP6GE是業界非常優秀的頻率源器件，領導級的相噪和雜散指標為高性能的收發信機以及時鐘鏈路提供更優秀的選擇，為了能夠把其頻綜用好、性能優化好，在進行電路設計時必須注意以下幾點。

1.1.1 參考時鐘阻抗設計

VCO的參考時鐘輸入pin 15需要有100Ω的電阻接地，這樣可以與芯片內部的100Ω電阻并聯，從而使參考輸入的阻抗為50Ω，這樣就可以與VCO輸出50Ω阻抗匹配，減小了反射，提高了PLLVCO工作的穩定性。

1.1.2 RF輸出的諧波抑制處理

VCO的RF輸出必須要進行諧波抑制處理，最簡單的方法就是用濾波器濾掉諧波成分，基于微帶線的濾波器可以過濾大概30dB左右，LC濾波器可以過濾20～30dB左右，2個混合可以有50～60dB左右的抑制效果，價格低廉，比較理想。簡單的LC濾波器電路實現如圖2所示。

圖2 LC濾波器

1.1.3 PCB Layout注意事項

為了保證VCO能夠穩定可靠工作，首先，PLL、VCO和Reference的電源最好分開，建議使用隔離度很好的線性電源模塊HMC860LP3供電；其次，引腳CP輸出為高頻的電流脈沖，容易受到外界的干擾。因此，最好環路的第一個電容應該靠近CP引腳，引腳CP到引腳Vtune的距離盡可能近；最后，芯片下面的接地大焊盤推薦設計為25個過孔，實際散熱效果比16個過孔的溫升要低10 ℃。

1.2 ADC外圍電路設計

外圍電路的良好設計是該款ADC穩定可靠工作的必要條件，主要包括電源濾波設計、時鐘輸入設計和數據輸入輸出設計等。

1.2.1 電源濾波設計

EV10AQ190A共有3種電源：VCC(3.3V)、VCCD(1.8V)和VCCO(1.8V)，所有的供電都應該在電源供電處盡可能近的地方通過220pF和33nF的電容并聯到地進行去耦濾波，為了保證濾波效果，各個電容的數量至少要滿足如表1所示的要求。

表1 濾波電容數量要求

1.2.2 數據輸入輸出設計

高速ADC的設計需要使用阻抗匹配來消除信號反射，保證信號的完整性。

ADC的輸入可以有2種模式，分別是交流耦合模式和直流耦合模式，其中直流耦合要求輸入數據的共模電壓為1.6V。本文采用的是交流耦合。

ADC的輸出阻抗為100Ω，在本設計中，高速ADC的采樣輸出信號被接入XILINX公司的XC7K480T-2FFG1156I中，由于此芯片可以在片內進行特性阻抗匹配，所以不需要額外的外接電阻。

1.2.3 時鐘輸入設計

時鐘輸入可以為單端模式或差分模式，但必須為交流耦合輸入。如果采用單端模式。管腳CLKN需要通過50Ω的連接至地。為了充分保證ADC穩定性，本文采用的差分模式。

1.3 高速PCB設計

由于ADC的采樣率高達5GHz，所以該系統的PCB設計至關重要[7]。首先，VCO為ADC提供的高頻差分采樣時鐘信號必須嚴格等長，且應盡量與板上其他時鐘信號及潛在干擾信號保持安全距離；其次，ADC的輸出為44對高速差分信號，差分對之間的長度誤差應控制在5mil之內，并保證每一差分布線層均有完整的參考地平面且臨近信號線的間距要滿足3W原則[8]；最后，為給各個芯片提供穩定均勻的供電，各個電源模塊應做好濾波與接地工作。另外，高速芯片的電源濾波電容應盡可能靠近電源引腳，可以大幅降低系統噪聲。信號完整性設計與電源完整性設計是高速電路設計的關鍵[9-10]。

2 FPGA軟件設計

FPGA軟件設計主要包括3部分：VCO控制設計、ADC控制設計以及ADC采樣設計。

2.1 VCO控制設計

FPGA通過SPI接口(csn、sdio、sclk和sdo)對VCO進行參數控制，其中，csn：片選信號；sdio：串行輸入數據線；sclk：串行配置時鐘，最高為50MHz；sdo：串行輸出數據線。配置寫時序如圖3所示，/WR為讀寫控制位，低電平為寫信號，a5～a0為6位配置地址，d23～d0為24位配置數據。

圖3 VCO配置寫時序

根據本系統對采樣時鐘的設計需求以及VCO寄存器配置順序，HMC830LP6GE的上電寄存器初始化順序及內容如表2所示，在參考時鐘為40MHz的條件下，依據表2，利用FPGA編程，對VCO進行寄存器進行寫操作配置，穩定后，VCO輸出2.0GHz的差分采樣時鐘。

表2 VCO寄存器配置

2.2 ADC控制設計

與VCO控制類似，FPGA亦通過SPI接口(csn、sdio、sclk和sdo)對ADC進行參數控制，其中csn：片選信號；sdio：串行輸入數據線；sclk：串行配置時鐘，最高為20MHz；sdo：串行輸出數據線。配置寫時序如圖4所示。WR為讀寫控制位，高電平表示寫信號，a6～a0為6位配置地址，d15～d0為16位配置數據。根據設計要求，利用FPGA編程，將地址為0x01的寄存器數據配置為0x10B，配置完成后，ADC將工作于單通道(通道D)采樣模式下。

圖4 ADC配置時序

2.3 ADC采樣設計

對于高速采樣系統，ADC采樣設計是關鍵也是難點。FPGA與ADC采用源同步方式接口[11-12]，時鐘和數據傳輸路徑的延時如圖5所示，受工藝(P)、電壓(V)和溫度(T)等因素的影響，時鐘與數據的相對延時在一定范圍內變化。所以，時鐘數據存在不確定性窗口。對于-2級的芯片，不確定窗口約為1ns，當數據速率大于1GHz左右時，時間不確定窗口大于數據周期，需要動態調整相對延時，動態調整的復雜性高，可靠性較低。

圖5 時鐘數據傳輸延時示意

在配置為單通道采樣時，EV10AQ190A自身具備1∶4的串并轉換功能，但在高速采樣下，串并轉換后的速率仍然較高，為滿足FPGA的處理能力，本文將ADC的采樣數據再次進行1∶4的串并轉換，ADC與FPGA的數據、時鐘接口如圖6所示。首先，通過調整每路采樣時鐘和采樣數據的相對延時，將不確定窗口放在數據中間，以保證時鐘的最佳采樣；其次，以D路采樣為參考，調整A、B和C三路與其時鐘、數據對準；最后，經PLL得到全局時鐘，其將作為16路并行采樣數據的處理時鐘。

圖6 ADC與FPGA接口

3 系統測試及分析

ADC的模擬輸入端輸入1GHz的正弦模擬信號，ADC的采樣時鐘為4GHz，ADC配置為1∶4輸出模式。按照圖6所示的FPGA與ADC接口方式，在ISE中用在線示波器即ChipScope捕獲16路并行數據，如圖7所示，其中并行采樣時鐘為250MHz。

圖7 ADC并行16路采樣數據

將圖7中的數據導出，并在Matlab中進行并串轉換，得到采樣率為4GHz原始模擬信號采樣波形，取其中50點，如圖8所示，信號頻譜如圖9所示。

圖8 16∶1并串轉換波形 圖9 采樣信號頻譜

從圖8和圖9可以看出，在采樣率為4GHz下，ADC采樣數據很好地再現了1GHz模擬輸入信號，采樣信號平滑，沒有毛刺，驗證了本系統方案的可行性、正確性。

4 結束語

本文基于軟件無線電的思想，利用FPGA、高速ADC以及VCO實現了高速A/D轉換系統，相比較于傳統低速A/D轉換系統，本文的難點在于：高速ADC與FPGA之間的高速數據傳輸設計、并行處理技術、低抖動，低相噪的高速ADC采樣時鐘設計[13]以及高速電路的信號完整性設計。通過實際測試驗證了本系統方案在高速采樣下的可行性、穩健性，滿足設計要求，并已經應用于實際工程。本系統在雷達、數據采集以及全數字化超寬帶通信系統等領域具有廣闊的應用前景。

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王利平 男，(1983—)，工程師。主要研究方向：高速調制解調技術。

桑會平 男，(1973—)，高級工程師。主要研究方向：數字通信技術。

The Design and Implementation of High Speed A/D Conversion System

WANG Li-ping，SANG Hui-ping

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

Software defined radio (SDR) is praised as a revolution in the development of wireless communication which can make wireless communication systemhave good commonality and flexibility.The ADC chip is the conversion bridge between the analog signals and digital signals.Thehigh speed ADC plays an important role in the wireless communication system of SDR,one of the key problems to realize SDR is to solve A/D conversion problem.EV10AQ190A is a new type,high speed andhigh performance ADC device introduced by E2V Company.Based on the idea of SDR,ahigh speed A/D conversion system based on thehardware platform usinghigh speed ADC and FPGA is implemented,whichhas a broad application prospects,the principle ofhardware and software and some results of program are introduced.The practice proves that the system parameters meet the design requirements.The system is reliable and flexible,andhas certain universality.

software defined radio；EV10AQ190A；A/D conversion；high speed ADC

10.3969/j.issn.1003-3106.2016.11.20

王利平,桑會平.高速A/D轉換系統的設計與實現[J].無線電工程,2016,46(11):79-82.

2016-08-12

國家高技術研究發展計劃(“863”計劃)基金資助項目(2013AA122105)。

TN911

A

1003-3106(2016)11-0079-04