基于FPGA+DSP的數字中頻收發機的設計

摘 要： 基于數字下/上變頻的原理，以FPGA+DSP為核心提出了一種高性能數字中頻收發機的實現方案。首先闡述了直接數字下變頻和數字上變頻的實現原理，提出了延時校正濾波器的設計方法和濾波系數。之后探討了模數轉換器采樣電路、數字下/上變頻的FPGA設計邏輯、DSP數據讀寫和處理流程、數模轉換器轉換及濾波電路的實現方法。最后對實際系統進行了回環測試，測試結果表明該系統具有良好的實時性。

關鍵詞： 數字中頻收發機； FPGA+DSP； 數字下變頻； 數字上變頻

中圖分類號： TN85?34 文獻標識碼： A 文章編號： 1004?373X（2016）15?0078?03

Abstract： On the basis of the theories of digital down?conversion （DDC） and digital up?conversion （DUC）， a high?performance digital intermediate frequency （IF） transceiver is proposed， which takes FPGA+DSP as the core. The implementation theories of direct DDC and DUC are expounded， and the design method and filtering coefficient of the delayed correcting filter are put forward. And then the implementation methods of ADC sampling circuit， FPGA design logic of DDC/DUC， DSP data read?write and processing flow， DAC conversion circuit and filtering circuit are discussed. The actual system was tested with loopback mode. The test results prove that the system has good real?time performance.

Keywords： digital IF transceiver； FPGA+DSP； DDC； DUC

0 引 言

目前，無線電通信領域存在著多種通信體系并存的現象，并且各種標準競爭激烈，頻率資源緊張[1]。未來的無線通信設備需要充分利用頻率資源，將多種無線通信系統融合到一起，適應各種標準，從而實現多頻段多模式，而數字中頻技術為解決這些問題提供了有效的方法。

數字中頻技術能夠在同一硬件平臺上通過重新配置軟件實現對不同體制和模式的通信數據的處理，具有很好的通用性和靈活性，并使系統更易于互聯和升級，而軟件無線電為數字中頻的實現提供了一種思路。

軟件無線電是基于通用的硬件平臺，用軟件實現無線通信的一門技術，由于其具有很強的開放性和可重構性，從而在無線通信領域得到了廣泛的應用[2]。理想情況下，軟件無線電要求ADC，DAC等器件直接工作在射頻頻段，目前，受成本和技術條件的限制，在設計收發機時一般采用兩級混頻結構[3]：射頻頻段的混頻在模擬域實現，中頻頻段的混頻在數字域實現。本文針對中頻信號的數字域處理，基于FPGA+DSP提出了一種高性能數字中頻收發機的方案。

1 理論分析

數字中頻模塊的主要功能是實現數字信號在基帶和中頻之間的轉換；同時為了減輕DSP的處理壓力，數字中頻處理還起到了采樣率轉換的作用。與傳統的模擬收發機相比，數字中頻收發機主要有以下幾方面的優點：

（1）減少了模擬電路的非線性失真、增益變化、溫漂和直流漂移等影響；

（2）體積小、重量輕，便于生產和調試；

（3）采用數字混頻實現正交解調，幾乎可以做到絕對正交，并避免了模擬混頻產生的寄生信號和交調失真；

（4）參數配置靈活，數據能靈活處理和長期保存。

其中，數字中頻模塊由數字下變頻器和數字上變頻器兩部分構成，數字下/上變頻的實現方案如圖1所示。

1.1 直接數字下變頻

數字下變頻的主要目的是經過數字混頻將A/D轉換輸出中頻信號搬移至基帶，然后通過抽取、濾波完成信道提取任務。

1.2 I，Q兩路基帶信號延時校正濾波

本文討論的數字中頻收發機的中頻[f0=]120 MHz，帶寬[B=]40 MHz。取[m=1，]則采樣頻率[fs=]160 MHz。在設計延時校正濾波器時，首先基于Parks?McClellan準則[5]設計了歸一化通帶截止頻率[π8、]阻帶截止頻率[π4、]通帶起伏0.1 dB、阻帶衰減60 dB的48階FIR原型濾波器，再抽取成4組多相分支濾波器。由于第1，3組分支濾波器具有線性相位，而且群延遲分別為5和5.5個時鐘周期，因此將第3，1組系數分別用作I，Q兩路的延時校正濾波。I，Q兩路的濾波系數如表1所示。

1.3 數字上變頻

數字上變頻器完成信號從基帶到中頻的轉換，同時將基帶采樣率提高到系統要求的采樣率上。

數字上變頻的實現過程：首先對基帶信號的同相和正交分量做四倍內插。在相鄰采樣點間插入3個零值點后，信號的頻譜范圍由[-π，π]壓縮為[[-π4，π4]]。為濾除[[-π4，π4]]之外的頻譜，需對內插后的信號低通濾波。由于信號的中頻為零，帶寬[B=]40 MHz，采樣頻率[fs=]320 MHz，本文基于Parks?McClellan準則設計了歸一化通帶截止頻率[π8，]阻帶截止頻率[π4，]通帶起伏0.1 dB、阻帶衰減120 dB的96階FIR低通濾波器。在完成內插和低通濾波后，基帶信號的同相和正交分量分別與120 MHz正交載頻信號相乘，載頻信號基于查表法由NCO產生。相乘后的兩路信號求和，即得到數字上變頻后的中頻信號。

2 系統的軟硬件設計與實現

系統的中頻回波從SMA接頭輸入，由ADC采樣電路完成模數轉換后傳送給FPGA；采樣信號在FPGA內部首先完成數字下變頻，然后通過EMIF接口傳數給DSP；DSP先將數據存儲到DDR2，再根據需要將數據讀入內存進行處理，處理后通過EMIF接口傳數給FPGA；數據在FPGA內部完成數字上變頻，完成DAC數模轉換和帶通濾波后，從SMA接頭輸出，從而完成數字中頻的收發。系統總體結構框圖如圖2所示。

2.1 ADC采樣電路

中頻信號從SMA接頭輸入后，首先由ADC采樣電路進行模數轉換。其中，ADC選用ADS62P49，最高采樣率可達250 MSPS，支持DDR LVDS和并行CMOS兩種輸出模式[6]。ADC的模擬工作電壓為3.3 V，數字工作電壓為1.8 V；工作時鐘由FPGA提供，可根據需要靈活配置，本系統設定采樣頻率為160 MHz；為保證ADC與FPGA間的數據傳輸可靠性，輸出模式采用DDR LVDS。電平轉換電路采用SN74AVCH4T245，以保證ADC（1.8 V）與FPGA（2.5 V）相連的I/O電平兼容。

2.2 FPGA設計

中頻信號在數模轉換后輸入到FPGA。本系統的FPGA選用Xilinx生產的XC4VSX55，這是一款適用于高性能信號處理應用的FPGA，擁有Virtex?4 SX系列中最豐富的DSP單元和RAM資源[7]。FPGA內部的邏輯結構基于VHDL編程實現，其結構主要分為四部分：數字下變頻模塊、EMIF接口邏輯、數字上變頻模塊、FPGA工作狀態寄存器。

2.3 DSP設計

本系統中，DSP負責讀取、存儲、處理、回送FPGA預處理過的數據，并監控FPGA的工作狀態。DSP選用TMS320C6455，這是TI C6000系列的一款高性能單核定點DSP，在1.2 GHz的時鐘頻率下處理性能[8]可達9 600 MIPS。DSP的軟件流程基于C編程實現，由初始化配置和數據讀寫操作兩部分組成，如圖3所示。

2.4 DAC轉換與濾波電路

FPGA完成數字上變頻后，由DAC進行數模轉換。DAC選用AD9736，這是Analog Devices生產的一款14位高速數模轉換器，在DDR LVDS模式下，最高轉換速率可達1 200 MSPS[9]。DAC的工作電壓有3.3 V和1.8 V兩種，數據接口采用DDR LVDS模式。時鐘方面，首先用ICS8442將20 MHz晶振時鐘倍頻至320 MHz，濾波后作為AD9736的數模轉換時鐘；AD9736將該時鐘二分頻，輸出給FPGA作為數字上變頻模塊的時鐘源；FPGA再回送160 MHz的數據時鐘給AD9736。數模轉換完成后，采用變壓器ETC?1?13將差分信號轉換成單端信號，再以變壓器ADT?1T?1P將該信號隔離、放大，最后用三階LC帶通網絡濾波，由HMC599ST89E放大后從SMA頭輸出。

3 系統測試

為檢測系統的可用性，對系統進行回環測試：用Matlab生成脈寬為128 μs、帶寬為40 MHz、采樣頻率為80 MHz的零中頻LFM信號，隨DSP程序燒寫到FLASH中。上電后DSP從FLASH讀取該信號并寫入DDR2。數據寫入完成后，DSP從DDR2讀取該數據，發送至FPGA的DA_RAM中，然后使能DA發數。系統回環測試結果如圖4所示。圖4中（a）圖是用ChipScope抓取的DA_RAM中的部分基帶信號波形。基帶信號在FPGA內部完成數字上變頻，產生LFM中頻信號。圖4（b）是用示波器抓取的中頻信號截圖，該信號峰峰值為384 mV，脈寬為128 μs，頻率隨時間從100 MHz線性增加到140 MHz。將D/A輸出與A/D輸入通過同軸線相連，把中頻信號引入ADC采樣電路，在FPGA內部完成數字下變頻。圖4（c）是用ChipScope抓取AD_RAM_1中的部分基帶信號波形，可見數字上/下變頻前后，基帶信號的包絡隨頻率增加有所衰減，但相位基本保持不變，這表明該系統能準確、高效地實現數字下/上變頻和基帶數據處理，并有很強的適應性。

4 結 論

數字化、軟件化是當前通信技術發展的必然趨勢，本文借鑒軟件無線電的思想，利用大規模FPGA和高速DSP提出了一種基于FPGA+DSP的高性能數字中頻收發機的實現方案，并對實際系統進行了回環測試，測試結果表明該系統能高效地實現數字下/上變頻和基帶數據處理，并有很強的適應性，可靈活配置，容易實現寬帶和多信道化，非常適合目前軟件無線電硬件平臺設計，具有廣泛的應用前景。

參考文獻

[1] 吳邊.數字中頻擴頻收發機的關鍵技術研究及FPGA實現[D].南京：南京航空航天大學，2004.

[2] 楊小牛，樓才義，徐建良.軟件無線電原理與應用[M].北京：電子工業出版社，2001.

[3] 許小劍，黃培康.雷達系統及其信號處理[M].北京：電子工業出版社，2010.

[4] PELLON L E. A double Nyquist digital product detector for quadrature sampling [J]. IEEE transactions on signal proces?sing， 1992， 40（7）： 1670?1681.

[5] PARKS T W， BURRUS C S. Digital filter design [M]. New York： John Wiley Sons， 1987.

[6] Texas Instruments Inc. Dual channel 14/12 bit， 250/210 MSPS ADC with DDR LVDS and parallel CMOS outputs [EB/OL]. [2009?11?03]. http：//www.ti.com/lit/ds/symlink/ads62p28.pdf.

[7] Xilinx Inc. Radiation?hardened， space?grade Virtex?4QV family overview [EB/OL]. [2010?05?04]. http：//www.xilinx.com/support/documentation/data_sheets/ds192_V4QV_Device_Overview.pdf.

[8] Texas Instruments Inc. TMS320C6455 fixed?point digital signal processor [EB/OL]. [2005?07?12]. http：//www.gaw.ru/pdf/TI/micros/tms320/TMS320C6455.pdf.

[9] Analog Devices Inc. AD9736/AD9735/AD9734 [EB/OL]. [2004?06?10]. http：//www.analog.com/media/en/technical?documentation/data?sheets/AD9734_9735_9736.pdf.