超寬帶脈沖產生電路的研究與設計

摘 要： 在UWB脈沖信號發生器的研制中，通過分析UWB脈沖波形的特征，以一階高斯脈沖為設計目標，提出了一種以振蕩源、儲能元件和高速開關為主體的UWB脈沖產生電路系統模型，并且在實際電路中設計了不同的實現方式。利用復雜可編程器件（CPLD）為UWB脈沖發生模塊設計了脈沖時序觸發電路。針對脈沖的產生方案，設計了一種利用雪崩晶體管產生UWB脈沖的電路，實際測試得到了1 ns以內的窄脈沖；與此同時設計了一種基于階躍恢復二極管的UWB脈沖發生電路，在PSpice中仿真得到了寬度約400 ps的UWB脈沖信號。仿真結果表明，PSpice建立的SRD模型符合理論分析，設計的UWB脈沖信號發生電路也完全滿足在超寬帶引信上使用的需求。

關鍵詞： 超寬帶脈沖； 雪崩晶體管； 階躍恢復二極管； PSpice仿真

中圖分類號： TN925?34 文獻標識碼： A 文章編號： 1004?373X（2016）03?0131?04

Research and design of UWB pulse generating circuit

GU Liai

（Department of Science and Engineering， Chengde Radio and TV University， Chengde 067000， China）

Abstract： For the development of UWB pulse signal generator， and based on the analysis of the characteristics of UWB pulse waveform， a system model of the UWB pulse generating circuit taking oscillation source， energy?storage elements and high?speed switch as the main body is proposed by regarding the first?order Gaussian pulse as the design objective. The different implementation measures were designed in actual circuit. The complex CPLD is adopted to design the pulse sequential trigger circuit for the UWB pulse generating module. A UWB pulse generating circuit was designed by avalanche transistors， and the narrow pulse within 1 ns was obtained by actual testing. A UWB pulse generating circuit based on step recovery diodes （SRD） was designed， and the UWB pulse signal whose width is approximate 400 ps was obtained in PSpice simulation. The simulation results show that the established SRD model accords with the theoretical analysis， and the designed UWB pulse signal generating circuit can completely meet the use of UWB fuze.

Keywords： UWB pulse； avalanche transistor； step recovery diode； PSpice simulation

近年來，超寬帶（Ultra Wide?Band，UWB）短距離無線通信引起了全球通信技術領域極大的重視。高峰值功率、窄脈沖以及高重復頻率將成為脈沖技術的主要發展方向，其在軍事通信、激光技術、高速成像、工業測量等領域得到了廣泛的應用[1]。其中高性能、低功耗的UWB成為未來最富有競爭力的技術之一。符合要求的窄脈沖是超寬帶技術的基礎，產生適合各種要求的超寬帶脈沖也是超寬帶的關鍵技術之一。而現有的超寬帶脈沖產生技術并不能完全滿足應用的需要；或是脈沖幅度不夠，或是脈沖寬度達不到要求[2]。本文主要致力于解決上述問題，探討幅度更高，寬度更窄的超寬帶脈沖的方法，并設計實現電路。

1 UWB脈沖產生方案設計

產生具有超寬帶特性的窄脈沖信號一般是使用一個極快速的開關通過對儲能元件的放電來實現的。如圖1所示，高速開關受觸發信號控制，每當觸發信號的上升沿到達時，高速開關迅速打開，對儲能元件進行放電，形成窄脈沖信號的上升沿，然后迅速關斷，形成窄脈沖信號的下降沿。各種方案的區別主要是對圖1中高速開關的選擇不同。下面分別介紹并比較各種超寬帶脈沖產生方法。

1.1 階躍恢復二級管脈沖產生電路

利用階躍管產生窄脈沖時，輸入正弦波的周期應大于階躍恢復二極管的存貯時間，但不能太大，否則其輸出并非脈沖，而是只有正半周的正弦波；另外，為了使二極管具備足夠多的載流子存貯并能夠及時驅散，要求散信號源必須能輸出足夠大的電流。

采用階躍管電路可以得到較為陡峭的脈沖沿（10 ps量級），脈沖寬度也能做到很窄（100 ps量級），但由于器件性能的限制，脈沖輸出幅值較小（一般較大時可做到幾伏量級）。該電路常用于倍頻電路或微功率脈沖雷達（MIR）電路。

1.2 雪崩三極管脈沖產生電路

具有明顯的雪崩效應的晶體管稱之為雪崩晶體管[3]，其基本工作電路圖如圖2所示。

在輸入脈沖到來時，輸入信號經過電容[C]及[RB]作用用于觸發晶體管T的雪崩狀態，迅速進入雪崩區并處于低阻狀態，電容[C2]上存貯的電荷此時則通過T及[RL]放電，其放電時間常數近似為[RLC2，]當放電完畢時晶體管T的雪崩狀態也停止，T再次進入截止狀態，偏置電壓[VCC]再次給電容[C2]充電，為下次的觸發做準備，這時充電時間常數近似為[R2C2。]可以測到在輸出端產生了一個幅值較高的正窄脈沖。在電路中[C2]的電容值與生成脈沖的幅度有關，當電容值大時脈沖幅值高，但脈沖寬度也會變大，在應用時要根據實際情況做調整。

跟據課題研究的需要和現有的實驗條件，本文在階躍恢復二極管方案中，通過對階躍二極管建模，優化二極管參數，得到幅度比較高的脈沖信號，以克服該方案幅度太低的缺陷。在雪崩方案中，結合MARX電路的原理，設計多級雪崩電路。

2 脈沖發生器設計

雪崩晶體管電路產生的脈沖幅度往往有限，不能滿足需要。若要求輸出功率較大時，可以采用多管聯合工作方式。電路還采用了雪崩管級聯的設計，這樣可以增加所產生脈沖的幅度，還可以使脈沖的寬度變得更窄。對皮秒量級的脈沖電路來說，電路中每個環節的時間延遲都會對輸出的脈沖產生影響，使脈沖變寬[4]。為了消除雪崩電路中的依次延時現象，將同步觸發脈沖信號添加到多個晶體管的基極部分，同時使晶體管產生雪崩擊穿現象，使負載上快速的獲得的脈沖的上升段，從而得到陡直的超寬帶脈沖。其脈沖發生電路原理圖如圖3所示。

雪崩晶體管電路中應確定的電路參數主要有雪崩晶體管，[VCC、]雪崩電容[C、]負載電阻[R]等[5]。由于晶體管的雪崩性能不能準確的由直流參數所表征，一般地，擊穿電壓較低的晶體管雪崩上升時間會更快、脈沖重復周期也會比較高，然而脈沖的幅度卻比較低，因此在使用的過程中需加以權衡。本文在脈沖發生器的電路設計中選擇金屬殼TO?18封裝的2N2369A三極管。該三極管具有比較快的開關速度，較大的雪崩電流，以及較低的擊穿電壓。

據圖3所示電路原理圖，采用Protel軟件設計了如圖4所示的PCB電路板。

由于采用了級聯電路，就要盡量保證各級同步觸發，尤其是這個超寬帶脈沖發生器電路工作在超高頻狀態，對時間非常敏感，這一點顯得尤為重要。首先為了減小分布參數的影響，各級電路需保持一致，各級電路對應部分應盡量采用相同長度和寬度的連線。其次為了減小器件誤差，各級電路的相應元件應選用相同型號，相同批次的產品。最后，為了減少焊接過程中產生的分布誤差，盡量采用貼片式封裝的元件，并且在焊接過程中，應保持焊點均勻。

典型的基于階躍恢復二極管SRD管的超寬帶脈沖發生電路原理圖如圖5所示。圖中：[V0]為直流偏置電源；[f0]為激勵脈沖源；[L]是激勵電感。假設負載電阻無限大，則對于正向流過的電流[i，]階躍二極管等同短路，因此[V]近似為零（接觸電壓）。對于反向流通的電流[i，]位于階躍二極管上的儲存電荷進行放電，這時[V]仍為0（但實際為導通電壓）。但是當儲存電荷快要放電完畢時，電流要突然減小，而電感作為一個慣性元件，將不使其變小，而產生一個反向感應電壓，這時二極管上有一個反向高壓脈沖出現，此后，二極管重復上述的周期過程。

圖5 超寬帶脈沖發生電路原理圖

在二極管的導通期間，脈沖發生器的等效電路如圖4所示，其中信號源的電壓為[sin（ωt+α），]偏壓為[V，]并且有一個激勵電感為[L。]設[t=0，i=I，]則[L>0]后，電流[i]可以利用暫態電路的求解方法求出[6]。在二極管的儲存電荷放電完畢后，二極管上的電壓為零，其中電流值為最大。若此時外加電壓亦為零，則電感兩端的電壓為零，這個最大電流要開始迅速減小，于是電感上產生一個反向電壓脈沖。

3 基于CPLD的觸發脈沖源電路設計

在本文中，采用CPLD的方案，利用CPLD輸出脈沖信號。這種方案的優點在于可以產生多種類型的觸發信號，還可以為以后的工作預留接口，比如能用CPLD產生編碼脈沖，這種方案靈活、實用、可擴展性強[7]。

本文選用了Altera的MAX3000A系列CPLD中的EPM3064ATC44作為控制器。CPLD外圍電路主要包括電源電路、CPLD配置下載電路、時鐘電路以及應用電路。此處選用的CPLD的芯片的內核電壓和I/O電壓均為3.3 V，而電路外部電源輸入為12 V，以需要加電壓轉換電路來產生所需要的工作電壓。采用的電源轉換芯片是LM7805和AS1117，其中LM7805將直流電壓從12 V變換為5 V，AS1117則將直流電壓從5 V變換為3.3 V。并且在電壓轉換芯片兩側加上10 μF的鉭電容和0.1 μF的瓷片電容起濾波作用。時鐘電路選用50 MHz的有源晶振，管腳4接電源，管腳2接地，管腳3為時鐘輸出端。選用的CPLD配置方式為JTAG方式，JTAG接口由4個必需的信號TDI，TDO，TMS和TCK，以及1個可選的信號TRST構成。其中：TDI用于測試數據的輸入；TDO用于測試數據的輸出；TMS是模式控制管腳，決定JTAG電路內部的TAP狀態機的跳轉；TCK是測試時鐘，其他信號線都必須與之同步；TRST是一個可選的信號，如果JTAG電路不用，可以將它連到地。

如圖6是在QuartusⅡ5.0的開發環境中功能仿真結果圖。圖中：iclk是輸入時鐘信號，rst是復位信號，oclk是輸出信號，odclk是延遲的輸出信號。iclk是周期為50 MHz的時鐘信號；oclk是脈寬為20 ns、周期為5 MHz的脈沖序列；odclk與oclk是相同的信號，只是滯后了20 ns。圖7為兩路波形的實測結果，與仿真結果一致。

4 仿真結果與分析

對雪崩三極管的脈沖產生電路進行仿真分析。使用Agilent33220A標準發生器代替觸發信號源，觸發脈沖信號頻率5 MHz，占空比10%。觸發脈沖信號的脈寬為[15 000 000×]10%=20 ns。使用標準直流電壓源做直流偏置電源，輸出電壓設置為雪崩晶體管的臨界雪崩電壓。測試時時分別改變各主要電路元件參數，來研究各參數對電路性能的不同影響。首先測試單級脈沖雪崩電路，固定負載電阻[R=51 ]Ω，改變雪崩電容[C]的值。體管的臨界雪崩電壓。然后固定[C=3 ]pF，測試多級電路的性能。各次測量結果的數據見表1和表2。顯然，雪崩電容越小，儲能越少，得到的脈沖越窄，但是能量比較小，脈沖幅度有限。

由測試結果可以看出：脈沖寬度受電容影響更大，可以通過改變雪崩電容來調節，脈沖幅度受負載電阻影響比較大，可以通過改變負載電阻來調節。當在脈沖幅度與寬度兩者之間進行平衡的過程中，可以考慮對電路中相應的元件與參數進行改變，從而獲得不同的UWB脈沖信號[8]。文中設計的雪崩三極管脈沖發生器能在較低的電源電壓下穩定工作，并輸出一定幅度和寬度的超寬帶脈沖信號，可以達到5 MHz以上的脈沖重復工作頻率，且電路結構簡單，滿足在超寬帶引信上使用的需求。

對階躍恢復二極管脈沖產生電路進行仿真。做仿真前首先要建立SRD的仿真模型[9]。仿真中SRD最核心的參數是載流子壽命[τ；]PN結過渡系數[M。]用PSpice分析時，根據選用的階躍管參數，列出模型主要仿真參數見表3。

根據表中數據在PSpice仿真軟件中建立SRD模型，仿真結果如圖8所示。圖中在階躍管兩端加入負脈沖，測量階躍管的電流波形。圖8中，二極管出現了明顯的階躍現象，其反相導通時間約等于載流子壽命[τ。]可見，對SRD的建模是符合理論分析的。

5 結 論

本文主要圍繞超寬帶脈沖的產生技術，首先進行了超寬帶脈沖的總體方案設計，進而提出了一種以振蕩源、儲能元件和高速開關為主體的UWB脈沖產生電路系統模型。結合引信探測方面具體要求，選擇了雪崩晶體管和階躍恢復二極管作為設計方案。采用PSpice軟件對電路進行仿真，得到了幅度約為20 V，寬度400 ps的超寬帶脈沖。設計出了脈沖發生器需要的觸發信號電路，通過測試對比單管電路和級聯電路的區別。實際調試電路得到了寬度約為1 ns，幅度約24 V的超寬帶脈沖信號，符合引信上運用的需要。CPLD方案比較復雜，但可擴展性強，可以用程序控制脈沖編碼，也可以產生多路相關的脈沖序列，可以用在超寬帶脈沖收發電路中，值得在今后的研究中進行更多的應用。

參考文獻

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