高性能畫質(zhì)處理算法通用FPGA驗證平臺

楊　強

（四川長虹電器股份有限公司，綿陽　621000）

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高性能畫質(zhì)處理算法通用FPGA驗證平臺

楊強

（四川長虹電器股份有限公司，綿陽621000）

摘要：本文介紹了一種通用的畫質(zhì)處理算法FPGA硬件驗證平臺。該FPGA硬件驗證平臺是為驗證畫質(zhì)處理算法而設(shè)計的，具有視頻功能全面、邏輯容量大、時鐘資源豐富、支持顯示屏接口種類多和機械結(jié)構(gòu)可靠的優(yōu)點，是進行視頻畫質(zhì)處理算法驗證比較理想的FPGA驗證平臺。

關(guān)鍵詞：畫質(zhì)處理算法；FPGA硬件驗證平臺；大屏幕液晶電視機；HDMI視頻輸入；LVDS輸出接口；Vby1輸出接口

1　引言

隨著家用電視機向智能化和大屏幕化方向發(fā)展，市場對電視機的畫質(zhì)體驗提出了更高的要求。目前，4K×2K分辨率的大屏幕電視機已經(jīng)逐步成為市場的主流，但是電視節(jié)目源大部分還是FHD高清電視格式以及分辨率更低的網(wǎng)絡(luò)視頻源。于是，通過高性能的畫質(zhì)處理算法，比如高級圖像縮放算法、圖像細(xì)節(jié)增強算法、圖像遞歸降噪算法和網(wǎng)絡(luò)視頻噪聲消除算法對輸入視頻信號進行加工處理，以盡可能高的品質(zhì)在大屏幕電視機上實現(xiàn)圖像顯示就顯得非常必要。由于視頻圖像的動態(tài)特性，畫質(zhì)處理算法效果的驗證除了在計算機上通過軟件仿真外，最終的效果驗證需要在硬件平臺上實際運行檢驗。硬件平臺實現(xiàn)方案一般有兩種，一種是制作芯片驗證畫質(zhì)處理算法，另一種是通過FPGA平臺驗證畫質(zhì)處理算法。制作芯片進行驗證的方案周期長、靈活性差、成本高昂，而FPGA平臺由于其內(nèi)部豐富的邏輯資源、靈活的可編程性以及高速的性能，成為驗證畫質(zhì)處理算法硬件驗證平臺的首選。

2　FPGA驗證平臺整體結(jié)構(gòu)

FPGA驗證平臺采用日本某公司基于Xilinx Kintex-7的TB-7K-325T-IMG開發(fā)板作為基板進行二次開發(fā)，擴展接口板利用TB-7K-325T-IMG開發(fā)板提供的高密度、高速度接口，將所有的外圍電路設(shè)計成一個整體擴展板和基板相結(jié)合，這樣大大提高了基板和接口板之間電氣連接和機械連接的可靠性，避免了FPGA平臺在上電使用過程中因為接口板松動導(dǎo)致接觸不良損壞電路板。接口板上包含了畫質(zhì)處理算法驗證需要的從視頻輸入到液晶顯示屏驅(qū)動的完整的電路單元。其中包括HDMI1.4A輸入接口電路、TB-7K-325T-IMG開發(fā)板、Vby1輸出接口電路、LVDS輸出接口電路、液晶顯示屏接口電路、微處理器控制電路、RS232接口電路、復(fù)位電路和時鐘電路、電源產(chǎn)生電路等。FPGA驗證平臺是一款非常通用的畫質(zhì)處理算法開發(fā)平臺，在功能上具有非常好的通用性，結(jié)構(gòu)上具有非常高的可靠性。如圖1所示。

圖1 FPGA驗證平臺整體框圖

3　FPGA驗證平臺單元電路

3.1TB-7K-325T-IMG開發(fā)板

TB-7K-325T-IMG開發(fā)板是日本某公司設(shè)計的一款基于Xilinx Kintex-7系列FPGA芯片的專門面向視頻處理應(yīng)用的通用開發(fā)平臺，該開發(fā)平臺的參考設(shè)計套件還提供了LVDS接口實現(xiàn)方案，以及視頻處理不可缺少的DDR3控制器實現(xiàn)方案，大大簡化了開發(fā)平臺的使用難度。為方便用戶進行二次開發(fā)，搭建適合于用戶應(yīng)用的新的開發(fā)環(huán)境，開發(fā)板提供了兩個HPC（High Pin Count）和兩個LPC （Low Pin Count）外圍擴展接口，擴展接口的電壓可以在2.5V和3.3V之間選擇，接口電平可以是2.5V CMOS電平、3.3V CMOS電平或者高速LVDS差分電平信號。多種接口電平選擇和數(shù)目龐大的IO為外接擴展接口提供了靈活的選擇空間，每個HPC和LPC接口的內(nèi)部還有專門的時鐘輸入引腳，這樣的引腳安排使得在接收外界擴展板輸出信號的時候，能對輸入的時鐘利用FPGA芯片內(nèi)部的PLL和DLL資源對時序進行調(diào)整，以便更好地滿足接口的時序要求。開發(fā)板上提供了豐富的時鐘資源，能夠滿足畫質(zhì)處理算法邏輯對外接時鐘輸入的要求。開發(fā)板上提供的XC7K325T-2FFG900CES芯片，內(nèi)部集成有大量的存儲器，方便畫質(zhì)處理算法對行存的大量需求。

3.2HDMI1.4A輸入接口電路

HDMI1.4A輸入接口電路是視頻信號的輸入通路，可以接收480P，576P，720P，1080P，4K×2K等多種格式的視頻輸入。HDMI1.4A輸入接口電路采用ADI公司設(shè)計的ADV7619芯片，這款芯片自帶硬件HDCP處理功能，大大簡化了芯片HDCP控制的軟件要求。ADV7619芯片內(nèi)部還集成有色度空間轉(zhuǎn)換功能，可以實現(xiàn)視頻信號在不同色度空間的轉(zhuǎn)換，在不經(jīng)過內(nèi)部色度空間轉(zhuǎn)換模塊，420格式輸入的情況下，ADV7619芯片可以支持輸入4K×2K@60Hz信號，這個功能對畫質(zhì)處理芯片算法驗證至關(guān)重要。ADV7619芯片輸出的信號可以設(shè)置為DDR輸出方式，奇偶點輸出方式等，降低輸出時鐘的頻率，降低電磁干擾。如圖2所示。

圖2 輸入接口電路框圖

3.3Vby1輸出接口電路

Vby1輸出接口電路是將TB-7K-325T-IMG開發(fā)板輸出的LVDS格式的液晶顯示屏驅(qū)動信號，通過擴展板上的轉(zhuǎn)換芯片變成驅(qū)動液晶顯示屏的Vby1格式信號。傳統(tǒng)的液晶顯示屏驅(qū)動接口長期以來采用的都是LVDS格式信號，但是隨著液晶顯示屏分辨率的不斷提高和幀頻的不斷提升，滿足顯示要求所需的LVDS接口線數(shù)目越來越多，增加了生產(chǎn)成本，降低了系統(tǒng)的可靠性。針對市場對液晶顯示屏驅(qū)動接口的要求，日本某公司制定了Vby1接口標(biāo)準(zhǔn)。Vby1接口標(biāo)準(zhǔn)非常類似于現(xiàn)在以太網(wǎng)使用的物理層傳輸標(biāo)準(zhǔn)，只是傳輸方向為單向。Vby1接口標(biāo)準(zhǔn)采用CDR技術(shù)，沒有單獨的時鐘信號，而是通過8B/10B編碼方式，將時鐘信息嵌入到數(shù)據(jù)流中，然后在接收端通過CDR技術(shù)分離出數(shù)據(jù)和時鐘。這樣的處理方式消除了數(shù)據(jù)和時鐘之間存在的延時偏差問題，使得數(shù)據(jù)的傳輸速率不再受時鐘和數(shù)據(jù)延時偏差的影響。這樣的話，數(shù)據(jù)線的傳輸長度得到了很大的延伸，最高數(shù)據(jù)傳輸率受到的限制只是信號衰減損耗，這可以通過對信號進行預(yù)加重的辦法來加以改善。Vby1接口的數(shù)據(jù)傳輸速率可以達(dá)到3Gb/s以上，一對Vby1數(shù)據(jù)線傳輸?shù)臄?shù)據(jù)，相當(dāng)于6 對LVDS信號傳輸?shù)臄?shù)據(jù)量（包含一對時鐘信號）。

FPGA驗證平臺的Vby1輸出接口電路使用8片THine公司的THCV215芯片，每片芯片將兩組LVDS信號轉(zhuǎn)換成兩路Vby1輸出信號，每組LVDS信號包含一對差分時鐘和5對數(shù)據(jù)信號，這樣的話可以支持16路Vby1數(shù)據(jù)輸出信號，基本上可以滿足各種常見液晶顯示屏的驅(qū)動要求。THCV215芯片具有預(yù)加重和驅(qū)動能力控制輸入端，可以根據(jù)工作環(huán)境要求進行選擇，確保Vby1數(shù)據(jù)信號在比較壞的工作環(huán)境下也能保證較高的信號品質(zhì)。由于數(shù)據(jù)編碼中采用了8B/10B編碼方式，使得數(shù)據(jù)信號中包含的直流成分大致平衡，從而使得Vby1輸出信號可以采用電容隔離的交流耦合方式。交流耦合方式克服了接口共模電平不同帶來的影響，使得接口之間的連接非常方便。THCV215芯片還提供多種像素位數(shù)選擇，包括6位、8位、10位和12位，從而滿足不同視頻應(yīng)用的要求。如圖3所示。

圖3 輸出接口電路框圖

3.4LVDS輸出接口電路

為了支持LVDS接口的液晶顯示屏，F(xiàn)PGA驗證平臺提供了LVDS輸出接口。LVDS輸出接口直接連接到液晶顯示屏驅(qū)動插座接口，采用100R阻抗差分對進行布線，并按照LVDS標(biāo)準(zhǔn)的要求作等長匹配。TB-7K-325T-IMG開發(fā)板的HPC和LPC接口信號都是按照差分對安排的，在TB-7K-325T-IMG開發(fā)板上，差分對走線的特性阻抗設(shè)計為100R，正好是常用LVDS標(biāo)準(zhǔn)差分走線的特性阻抗。利用TB-7K-325T-IMG開發(fā)板參考設(shè)計提供的例子可以很方便地生成所需要的LVDS IP，然后利用TB-7K-325TIMG開發(fā)板上能支持LVDS信號速率的輸出引腳就能非常方便地搭建出所需的LVDS接口。目前，F(xiàn)PGA驗證平臺的LVDS接口電路最多可以支持4組LVDS信號輸出，基本上可以滿足大多數(shù)LVDS接口液晶顯示屏的驅(qū)動要求。

3.5TB-7K-325T-IMG開發(fā)板接口

TB-7K-325T-IMG開發(fā)板擴展接口由4個電路板連接座組成，包括兩個HPC連接座和兩個LPC連接座。每個連接座上的接口信號都是按照差分對形式組織并在開發(fā)板上對走線進行了等長匹配。差分走線的特性阻抗是100R，單端信號線的特性阻抗是50R，符合常用差分線和單端走線的特性阻抗標(biāo)準(zhǔn)。這些接口信號既可以作為差分對使用，也可以作為單端信號使用，接口信號的電平可以設(shè)置為LVDS信號電平或者2.5V CMOS、3.3V CMOS接口電平，使用起來非常方便。在使用LVDS輸出接口或Vby1輸出接口的情況下，TB-7K-325T-IMG開發(fā)板輸出的是LVDS信號，這時候所用連接座中的信號按照差分方式組織。而在用作接收HDMI1.4A輸入接口電路輸出的數(shù)字視頻信號的情況下，所用連接座中的信號電平設(shè)置為3.3V CMOS電平，以便跟HDMI1.4A接收芯片ADV7619輸出信號的電平相匹配。在有一些應(yīng)用場合，輸入TB-7K-325T-IMG開發(fā)板的信號電平有可能是2.5V CMOS電平，可以通過TB-7K-325T-IMG開發(fā)板上相應(yīng)的跳線將連接座的接口電平設(shè)置為2.5V，就能輕松實現(xiàn)接口電平的匹配，無需使用非常復(fù)雜繁瑣的電平轉(zhuǎn)換電路。通常使用的電平轉(zhuǎn)換電路不但連線復(fù)雜，而且增加時鐘和數(shù)據(jù)的延時，使得接口邏輯信號的時序惡化。

3.6微處理器控制電路

在整個FPGA驗證平臺中，共需要三組IIC控制信號。第一組IIC控制信號負(fù)責(zé)控制HDMI1.4A接口芯片ADV7619，完成對芯片內(nèi)部寄存器的讀寫控制；第二組IIC控制信號負(fù)責(zé)控制TB-7K-325TIMG開發(fā)板FPGA芯片內(nèi)部畫質(zhì)處理算法模塊控制寄存器的讀寫；第三組IIC控制信號負(fù)責(zé)控制液晶顯示屏的控制接口，通過液晶顯示屏的IIC控制接口對內(nèi)部的寄存器進行讀寫。這三組IIC總線的實現(xiàn)都是通過51系列微處理器C8051F020芯片使用軟件模擬IIC時序?qū)崿F(xiàn)的。通過軟件模擬實現(xiàn)IIC總線時序的方式比較靈活，調(diào)整和修改都比較方便。C8051F020芯片內(nèi)部集成了程序FLASH，無需外界程序存儲器。C8051F020微處理器的調(diào)試通過JTAG接口，無需使用專門的硬件仿真器，調(diào)試方便工作可靠。C8051F020微處理器芯片只需外接石英晶體產(chǎn)生時鐘信號就可以工作，外接電路簡單，集成度高。C8051F2020微處理器芯片還具有豐富的端口，可以用來完成其他控制和顯示功能，比如驅(qū)動外接的LED用作狀態(tài)顯示。如圖4所示。

圖4 微處理器控制電路框圖

3.7RS232串行接口電路

RS2 32串行接口電路用來完成微處理器C8051F020和上位機之間的通信，方便通過外部的上位機向微處理器C8051F020傳送控制信號。RS232串行接口邏輯通過微處理器內(nèi)部的硬件電路實現(xiàn)，在FPGA驗證平臺電路板上采用MAXIM公司MAX3232E芯片完成RS232電平轉(zhuǎn)換功能。MAX3232E芯片使用單一的3.3V電源，通過內(nèi)部電荷泵的形式生成RS232接口需要的高電壓。此外，MASX3232E芯片具有的非常好的抗靜電特性，可以使得RS232接口可以適應(yīng)非常惡劣的電氣工作環(huán)境。如圖5所示。

圖5 RS232串行接口電路框圖

3.8復(fù)位電路和時鐘電路

FPGA驗證平臺的時鐘全部采用TB-7K-325TIMG開發(fā)板上的時鐘資源，配合使用FPGA芯片內(nèi)部的PLL和DLL資源生成所需的全部時鐘信號。在FPGA驗證平臺上，需要三個復(fù)位信號，一個用來復(fù)位TB-7K-325T-IMG開發(fā)板FPGA芯片內(nèi)部的邏輯；一個用來復(fù)位C8051F020微處理器芯片；一個用來復(fù)位HDMI1.4A輸入信號接收芯片ADV7619。各個復(fù)位信號之間沒有邏輯上的相關(guān)性，在功能上完全獨立。為了調(diào)試方便，便于在使用過程中隔離問題，三個復(fù)位信號都采用專門的硬件電路生成。FPGA驗證平臺需要的三個復(fù)位信號都是低電平有效，復(fù)位信號生成電路采用了MAXIM公司設(shè)計的適用于3.3V電源環(huán)境的MAX811T芯片。MAX811T芯片只有四個引腳，具有上電復(fù)位功能和掉電復(fù)位功能，并有手動復(fù)位按鍵輸入端，可以消除手動復(fù)位時的抖動。不論是上電復(fù)位還是手動復(fù)位輸入情況，都能輸出非常穩(wěn)定的復(fù)位信號。如圖6所示。

圖6 MAX811T復(fù)位電路框圖

3.9電源產(chǎn)生電路

FPGA驗證平臺需要三種電源，包括3.3V電源、1.8V電源和12V電源。3.3V電源和1.8V電源主要用作數(shù)字邏輯電路部分的供電，12V電源則是顯示屏接口的需要。在FPGA驗證平臺上，12V電源通過TB-7K-325T-IMG開發(fā)板的連接座引到擴展板上，而3.3V電源和1.8V電源則是使用兩片TI公司的LMZ14203芯片從12V電源降壓得到。LMZ14203芯片是內(nèi)部集成濾波電感的同步整流型DC-DC變換器，具有外接元件少，輸入電壓范圍廣，輸出電壓范圍廣的優(yōu)點，輸入電壓最高可達(dá)42V，輸出電壓最低可以到0.8V，最大可以輸出3A電流。LMZ14203芯片還有過流保護功能，可以在很大程度上保護后面的芯片和走線不會因為過流損壞。LMZ14203在輸出1.8V和3.3V這樣的標(biāo)準(zhǔn)電壓的時候，都有非常完整的參考設(shè)計電路和反饋環(huán)路補償參考，設(shè)計比較方便。如圖7所示。

圖7 電源產(chǎn)生電路框圖

4　結(jié)束語

上述的FPGA驗證驗證平臺包含了常用視頻算法處理需要的全部電路單元，功能全面、邏輯資源豐富、支持接口多、機械結(jié)構(gòu)可靠，特別是Vby1接口和LVDS接口的支持，使得可以在多種液晶顯示屏上驗證算法，評估圖像效果。基于上述優(yōu)點，可見這款FPGA驗證平臺是視頻畫質(zhì)處理算法驗證非常好的選擇，必將大大提高視頻畫質(zhì)處理算法的驗證品質(zhì)和效率。

Riverbed SteelFusion延伸至云環(huán)境

Riverbed公司日前宣布，其超融合邊緣解決方案Riverbed SteelFusion延伸至云環(huán)境，通過微軟StorSimple為Azure、通過AWS存儲網(wǎng)關(guān)為亞馬遜AWS云服務(wù)提供支持。客戶現(xiàn)在擁有更多靈活性和更多選擇來實現(xiàn)遠(yuǎn)程辦公地點的云數(shù)據(jù)存儲，并且可將云作為二級存儲層實現(xiàn)擴容和備份，或者與私有數(shù)據(jù)中心存儲資源相互配合。

High-performance Image Processing Algorithm Generic FPGA Based Verification Platform

Yang Qiang
(Sichuan Changhong Electric Co.,Ltd.,Mianyang,621000)

Abstract:The article introduces a FPGA based universal hardware verification platform,it is designed specially for image processing algorithm verification.The platform has many advantages,such as general video source inputs,large logic capacity,abundant clock resources,abundant LCD screen interface,reliable mechanical structure.It is a fairly ideal FPGA verification platform for image processing algorithm verification application.

Keywords:Image processing algorithm;FPGA based verification platform;HDMI video input;Large screen LCD TV;LVDS output interface;Vby1 output interface

中圖分類號：TN94,TN710

文獻標(biāo)識碼：A文章編碼：1672-7274（2016）03-0009-05

doi：10.3969/J.ISSN.1672-7274.2016.03.003