一種改善寬帶DDS帶內(nèi)平坦度的設(shè)計(jì)方法

王文濤，江友平，張　允，蔣路華

(1.解放軍91033部隊(duì)，青島 266034；2.中國船舶重工集團(tuán)集團(tuán)公司第723研究所，揚(yáng)州 225001)

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一種改善寬帶DDS帶內(nèi)平坦度的設(shè)計(jì)方法

王文濤1，江友平2，張?jiān)?，蔣路華2

(1.解放軍91033部隊(duì)，青島 266034；2.中國船舶重工集團(tuán)集團(tuán)公司第723研究所，揚(yáng)州 225001)

摘要：基于現(xiàn)場可編程門陣列(FPGA)加數(shù)/模轉(zhuǎn)換器(DAC)的方式構(gòu)建了寬帶直接數(shù)字合成器(DDS)，提出了用一級均衡器粗調(diào)加一級帶內(nèi)幅度系數(shù)校正精調(diào)的方式來改善帶內(nèi)平坦度的方法,為大瞬時帶寬信號在各種場合的應(yīng)用提供了參考價值。

關(guān)鍵詞：帶內(nèi)平坦度；寬帶；直接數(shù)字合成

0引言

直接數(shù)字頻率合成器(DDS)[1]以數(shù)字技術(shù)為基礎(chǔ),利用了從相位概念出發(fā)的頻率合成原理，由于頻率精度高、置頻時間快、相位噪聲低、相位連續(xù)等優(yōu)點(diǎn)，被廣泛應(yīng)用于雷達(dá)、對抗、無線電通信、制導(dǎo)武器以及信號仿真等領(lǐng)域。隨著頻率合成技術(shù)的飛速發(fā)展，DDS的輸出帶寬、平坦度以及輸出雜散成為制約該技術(shù)應(yīng)用發(fā)展的瓶頸。但是隨著超高速Si、GaAs器件的發(fā)展，DDS輸出帶寬的限制正在被克服[2]，寬帶、超寬帶DDS的應(yīng)用已經(jīng)成為一種需求，比如隨著非常規(guī)雷達(dá)的發(fā)展，為了獲得縱向分辨率，合成孔徑雷達(dá)(SAR)和逆合成孔徑雷達(dá)(ISAR)一般是通過發(fā)射大信號帶寬來實(shí)現(xiàn)，這樣對雷達(dá)信號模擬瞬時帶寬提出了新的挑戰(zhàn)，往往要求大于1 GHz[3]，甚至要求達(dá)到2 GHz，但由于產(chǎn)生的信號帶寬太寬、器件的非線性和群延遲等原因，導(dǎo)致寬帶信號模擬中幅度一致性很差(有時達(dá)到10 dB)，而SAR和ISAR信號模擬往往要求嚴(yán)格的帶內(nèi)平坦度，為了解決這一應(yīng)用問題，本文對寬帶DDS的輸出帶內(nèi)平坦度作研究，為了節(jié)約成本，采取對基帶帶內(nèi)幅度進(jìn)行系數(shù)校正加幅度均衡的方式，以改善整個帶內(nèi)平坦度。

1幅度校正原理

DDS技術(shù)是一種把一系列數(shù)字量形式的信號通過數(shù)/模轉(zhuǎn)換器(DAC)轉(zhuǎn)成模擬量形式的信號合成技術(shù)[4]。目前最廣泛的一種DDS方式是利用高速存儲器作查找表，然后通過高速DAC產(chǎn)生已經(jīng)用數(shù)字形式存入的波形，正弦輸出是最普遍的一種。工作時，頻率控制字在每一個時鐘周期內(nèi)與N位相位累加器相加，得到的地址值去查正弦查找表只讀存儲器(ROM)，將查找表相位值轉(zhuǎn)化成對應(yīng)的數(shù)字化正弦幅度值，形成的波形序列經(jīng)數(shù)模轉(zhuǎn)換器(DAC)得到模擬量信號輸出，最后經(jīng)低通濾波器(LPF)實(shí)現(xiàn)平滑的正弦輸出信號。傳統(tǒng)的DDS生成方式如圖1示。

圖1　DDS原理框圖

由于直接采用傳統(tǒng)DDS芯片的方式一般不具備幅度調(diào)整功能，而采用現(xiàn)場可編程門陣列(FPGA)加DAC的方式可以產(chǎn)生具備幅度調(diào)整功能的DDS，采用FPGA加DAC的模式可以實(shí)現(xiàn)用戶的任意可編程，這種方式即任意波形產(chǎn)生器的方式，很容易實(shí)現(xiàn)幅度的校正。其原理是通過實(shí)際測試得到DDS的帶內(nèi)功率曲線，通過加一級幅度均衡器進(jìn)行幅度粗調(diào)，然后對實(shí)測功率作分析，通過在信號前端對數(shù)字域信號加一級幅度系數(shù)校正進(jìn)行精確校準(zhǔn)，

在必要時，可以根據(jù)多次測試結(jié)果對幅度系數(shù)作微調(diào)來滿足系統(tǒng)平坦度的要求。具體實(shí)現(xiàn)是采用Xilinx ISE下的DDS 核構(gòu)建高速DDS的方式產(chǎn)生所需數(shù)字量波形，在已知均衡器輸出結(jié)果的情況下在數(shù)字域?qū)Σㄐ畏茸飨禂?shù)調(diào)整，再通過高速DAC恢復(fù)出模擬量信號來達(dá)到整個系統(tǒng)對平坦度的要求。

DDS 核基本原理也是正弦查找表，其原理如圖2示：工作在系統(tǒng)時鐘fclk下，相位增量Δθ在每一個時鐘周期內(nèi)與累加器相加后經(jīng)量化器得到正弦查找表的地址量供查找表尋址，最后形成正余弦波形數(shù)字量序列{sin[θ(n)]/ cos[θ(n)]}輸出。輸出的頻率fout由以下公式得出：

(1)

式中:Bθ(n)為相位累加器位寬;fclk為系統(tǒng)時鐘。

生成的序列經(jīng)DAC后得到最終的模擬輸出，本文就是基于FPGA加DAC的方式來改善DDS帶內(nèi)平坦度的。

圖2　DDS核原理框圖

2系統(tǒng)方案設(shè)計(jì)

系統(tǒng)由DDS板、濾波放大校準(zhǔn)組件、電源等組成。DDS由高速DAC和FPGA以及相應(yīng)的外圍電路組成，濾波放大校準(zhǔn)組件由濾波器、放大器以及幅度均衡器組成。系統(tǒng)具體組成框圖見圖3。

圖3　系統(tǒng)組成框圖

3DDS設(shè)計(jì)

圖4　寬帶DDS構(gòu)成框圖

單個DDS內(nèi)核直接采用Xilinx ISE下的DDS核，時鐘頻率f設(shè)置為250 MHz，輸出動態(tài)范圍設(shè)置為84 dB，同時將相位增量即頻率和相位偏置即起始相位設(shè)置為可編程方式，其它參數(shù)缺省即可，具體配置見圖5。

本文中采用8個250 MHz的DDS核構(gòu)建一個2 GHz采樣率的DDS內(nèi)核，構(gòu)建的DDS核的頻率、起始相位任意可設(shè)。參數(shù)的計(jì)算通過ISE軟件下的System Generator工具實(shí)現(xiàn)。System Generator為Xilinx針對信號處理而開發(fā)的內(nèi)嵌在Matlab下的數(shù)字信號處理(DSP)工具，能夠在Matlab下使用圖形化語言、m語言直接生成硬件描述語言(HDL)原碼和網(wǎng)表。參數(shù)計(jì)算框圖如圖6所示。

圖5　DDS Core配置框圖

圖6　寬帶DDS參數(shù)計(jì)算框圖

設(shè)用戶輸入頻率為1 Hz精度，相位為1°精度，相位累加器取32 bit，由式(1)可得：

(2)

代入?yún)?shù)有：

式中：fout為用戶輸入頻率，該處為1 Hz； Bθ(n)為相位累加器位數(shù)，該處為32 bit；fclk為單個DDS 核的采樣時鐘，該處為250 MHz。

式中：ΔP為DDS Core起始相位相差量；n為DDS Core的個數(shù)，此處為8。

式中：P為DDS 核起始相位；P0為用戶輸入相位，該處為1°。

4濾波放大校準(zhǔn)組件設(shè)計(jì)

考慮到經(jīng)過數(shù)字校正后，信號差損會比較大，此時信號的功率可能低于-20 dBm，對于一般的混頻系統(tǒng)而言，中頻端一般要求不低于-10 dBm，因此需要對DDS輸出的中頻信號作放大補(bǔ)償，在補(bǔ)償之前應(yīng)對信號進(jìn)行濾波處理，經(jīng)濾波放大，再濾波，然后再經(jīng)幅度均衡器后直接輸出。校準(zhǔn)組件設(shè)計(jì)圖如圖7所示。

圖7　校準(zhǔn)組件設(shè)計(jì)圖

實(shí)際上由于器件的非線性、信號處理中的截位處理以及后端均衡器的插損不一致，經(jīng)過均衡器后其平坦度可能與理想情況稍有偏差，這時通過在數(shù)字域?qū)π盘柗茸飨禂?shù)校正的方式加以精調(diào)，可以繼續(xù)提高寬帶信號的帶內(nèi)平坦度。

5校正系數(shù)設(shè)計(jì)

幅度校正系數(shù)的設(shè)計(jì)是基于DDS幅度可編程來實(shí)現(xiàn)的，經(jīng)過測試，2 GHz采樣寬帶DDS的功率數(shù)據(jù)如表1示，功率曲線如圖8所示。

表1　實(shí)測功率

圖8　功率曲線

對各頻點(diǎn)按最低輸出功率進(jìn)行歸一化處理量化到最大輸出得到各點(diǎn)歸一化系數(shù)如圖9所示，由于選用的DAC是14 bit位寬，DDS的輸出也是14 bit位寬，故最大數(shù)字量輸出為3FFF(十六進(jìn)制)，乘以系數(shù)得到DDS校正系數(shù)kN(見表2)，按公式(6)對DDS core 的輸出序列sin[θ(n)]作幅度調(diào)整，得到的序列sin(θ)N作為DAC的輸入:

(3)

式中:sin[θ(n)]為正弦數(shù)字量序列;kN為各頻點(diǎn)校正系數(shù)；N為各個頻率點(diǎn)。

圖9　歸一化曲線

頻率(MHz)系數(shù)校正系數(shù)k(Hex)頻率(MHz)系數(shù)校正系數(shù)k(Hex)1000.9222373B055000.9349933BD51500.9234973B195500.9388893C152000.9247613B2E6000.9441343C6B2500.9260273B436500.9575073D463000.9272983B577000.9575073D463500.9285713B6C7500.9754693E6D4000.9298493B818000.9825583EE14500.9311293B968501.0000003FFF

經(jīng)Matlab模擬仿真的信號其帶內(nèi)平坦度起伏在0.2 dB以內(nèi)，功率曲線如圖10所示。

圖10　校正后功率曲線

實(shí)際應(yīng)用中，對頻率變化的控制要求步進(jìn)更細(xì)、精度更高，因此要求對每個帶內(nèi)頻率點(diǎn)幅度可控，對歸一化曲線作6階數(shù)據(jù)擬合得到校正曲線的擬合函數(shù):

y=0.915 002+0.000 096 932 3×x-3.160 54×10-7×x×102+4.244 889×10-10×x×103-7.984×10-15×x×104-5.933 48×10-17×

x×105

(4)

式中：y為校正系數(shù)；x為各個頻率點(diǎn)。

曲線如圖11所示。

圖11　擬合函數(shù)曲線圖

由擬合函數(shù)可以得到任意頻率點(diǎn)的校正系數(shù)kN，根據(jù)實(shí)際需要選擇合適的頻率步進(jìn)對幅度作校正可以滿足系統(tǒng)對平坦度的需求。

圖12為實(shí)測的一個帶寬100 MHz的線性調(diào)頻信號，可見信號幅度的一致性較好。

圖12　實(shí)測線性調(diào)頻信號

6結(jié)束語

本文通過FPGA+DAC構(gòu)建了寬帶DDS，通過

對信號幅度均衡處理作粗調(diào)以及對數(shù)字域幅度作系數(shù)校正精調(diào)的方式，實(shí)現(xiàn)了對寬帶DDS基帶內(nèi)信號功率平坦度的改善，保證了基帶信號較好的幅度起伏特性，以便滿足各種應(yīng)用場合的需求。

參考文獻(xiàn)

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A Design Method to Improve in-band Flatness of Wide-band DDS

WANG Wen-tao1,JIANG You-ping2,ZHANG Yun2,JIANG Lu-hua2

(1.Unit 91033 of PLA,Qingdao 266034,China;2.The 723 Institute of CSIC,Yangzhou 230037,China)

Abstract:This paper establishes wide-band direct digital synthesizer(DDS) based on the method of field programmable gate array (FPGA)+digital to analogue converter (DAC),presents the method using coarse adjustment of one-level equalizer + exact adjustment of one-level in-band amplitude coefficient emendation to improve in-band flatness,which provides reference value for the application of large instantaneous wide-band to various situation.

Key words:in-band flatness;wide-band;direct digital synthesis

DOI:10.16426/j.cnki.jcdzdk.2016.01.017

中圖分類號：TN741

文獻(xiàn)標(biāo)識碼：A

文章編號：CN32-1413(2016)01-0080-05

收稿日期:2015-07-06