基于FPGA的數(shù)字脈沖壓縮算法的設計與實現(xiàn)

高　星

(中國船舶重工集團公司第723研究所，揚州 225001)

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基于FPGA的數(shù)字脈沖壓縮算法的設計與實現(xiàn)

高星

(中國船舶重工集團公司第723研究所，揚州 225001)

摘要：介紹了雷達信號處理系統(tǒng)中脈沖壓縮技術的現(xiàn)場可編程門陣列(FPGA)實現(xiàn)方法，研究和分析了線性調(diào)頻信號的脈沖壓縮算法，結合研究目標和設計要求，設計了一種基于數(shù)據(jù)分段的脈沖壓縮處理方法，通過SignalTap仿真證明了其有效性。

關鍵詞：現(xiàn)場可編程門陣列;脈沖壓縮;數(shù)據(jù)分段處理

0引言

當要求雷達探測目標的作用距離增大時，需要加大信號能量E，同時增加信號能量可以提高接收信號的信噪比，因此增大信號能量就變得很重要。增大發(fā)射機的脈沖功率是增加信號能量的一個途徑，但它受到發(fā)射管峰值功率及傳輸線功率容量等因素的限制，只能在一定范圍內(nèi)起到作用[1]。在發(fā)射機平均功率允許的條件下，也可以用增大脈沖寬度τ的辦法來增加信號的能量，但增大τ又會降低距離分辨力。非常短的脈沖信號可以極大地提高雷達的距離分辨力，然而使用短脈沖信號降低了平均發(fā)射功率，由于平均發(fā)射功率與接收機信噪比直接相關，平均發(fā)射功率越高，接收機的信噪比越高。故此，增加脈沖寬度(即提高平均發(fā)射功率)和提高雷達的距離分辨力之間存在著不可調(diào)和的矛盾。為了解決這一矛盾，研究人員陸續(xù)開始研究利用“復雜波形”來代替?zhèn)鹘y(tǒng)的矩形脈沖信號。最早獲得實際應用的就是線性調(diào)頻信號，線性調(diào)頻信號是通過線性頻率調(diào)制(LFM)來獲得大時寬帶寬積的，采用這種信號的雷達可以同時獲得遠作用距離和高距離分辨力。它具有以下優(yōu)點：所用匹配濾波器對回波信號的多普勒頻移不敏感，因而可以用一個匹配濾波器來處理具有不同多普勒頻移的信號。其主要缺點是存在距離與多普勒頻移的耦合及匹配濾波器輸出旁瓣較高，為壓低旁瓣常采用加窗處理。近年來，由于高速模/數(shù)(A/D)轉換器、高速高密度現(xiàn)場可編程門陣列(FPGA)等數(shù)字技術迅速發(fā)展[2]，以數(shù)字技術實現(xiàn)的脈沖壓縮被廣泛采用。

1頻域數(shù)字壓縮原理

脈沖壓縮包括發(fā)射寬脈沖和處理接收回波以獲得窄脈沖[3]。這樣脈沖壓縮雷達既保持了窄脈沖的高距離分辨力，又能獲得寬脈沖雷達系統(tǒng)的強檢測能力。在脈沖壓縮系統(tǒng)中，發(fā)射波形往往在相位上或頻率上進行調(diào)制，接收時將回波信號數(shù)字下變頻后進行匹配濾波。當脈沖壓縮匹配濾波在頻域通過復數(shù)相乘實現(xiàn)時，稱為頻域數(shù)字脈沖壓縮。根據(jù)數(shù)字信號處理和脈沖壓縮相關理論知識可知，頻域脈沖壓縮處理的過程可由下式表示：

Y(n)=PIFFT[X(k)×H(k)]=

PIFFT{PFFT[X(n)]×PFFT[H(n)]}

(1)

上式的實現(xiàn)原理框圖如圖1所示。

圖1　頻域脈沖壓縮結構

頻域脈沖壓縮處理的優(yōu)點是利用快速傅里葉變換(FFT) 實現(xiàn)了信號的時域到頻域轉換，對于大時寬帶寬積信號，在計算量和硬件資源消耗的規(guī)模上均大大小于時域卷積運算。而其主要缺點則是頻域脈沖壓縮屬于批處理算法，即必須對整個脈沖重復周期內(nèi)的回波數(shù)據(jù)同時進行處理，如果脈沖壓縮重復周期內(nèi)的回波數(shù)據(jù)量太大，一般的硬件處理速度比較難滿足實時性要求，故其較適用于部分距離范圍內(nèi)的脈壓處理，若要實現(xiàn)全距離范圍內(nèi)的脈壓，則需要采用距離分段處理或并行處理方式來實現(xiàn)[1]。距離分段處理原理如下：設雷達回波數(shù)據(jù)序列長度為P，脈壓系數(shù)序列長度為M，將P平均分為m段，每段長度為N=P/m，每段輸入子序列為：

si(nT)=si(nt),iN≤n≤(i+1)N-1,

(2)

則輸出子序列為：

(3)

為了在頻域上實現(xiàn)上式的線性卷積，需對每個子序列 si(nT)及 h(nT)分別補零擴展成長度為L=M+N-1的序列：

si(n)=

(4)

(5)

對每一個補零后的子序列完成子序列頻域脈沖壓縮：

(6)

對soi(k)進行L點離散傅里葉逆變換(IFFT)即得到各子序列的脈沖壓縮輸出 soi(n):

(7)

最后將各個子脈沖壓縮序列以 M-1的重疊長度進行重疊相加，即得到原整個雷達回波序列的脈沖壓縮結果:

(8)

2脈沖壓縮電路設計

本文設計了一種距離分段復用的脈沖壓縮方法，該方法基于單片F(xiàn)PGA的硬件平臺，采用頻域數(shù)字脈沖壓縮技術，巧妙運用重疊相加法原理，以一套脈沖壓縮模塊在一個脈沖周期內(nèi)實現(xiàn)了大時寬調(diào)頻信號的脈沖壓縮處理。本雷達在不同工作模式下所發(fā)射波形的參數(shù)有所不同。為了滿足本雷達在不同模式下的工作要求，要求所設計的脈沖壓縮電路參數(shù)具有可重配置的特點(如脈壓系數(shù)可實時配置,處理窗可任意選擇等)。同時，雷達信號處理的一個很重要的要求就是實時性，由于雷達信號的數(shù)據(jù)量大小與波形相關參數(shù)有關，且往往很大，所以并不是很容易實現(xiàn)數(shù)據(jù)的實時處理。下面結合雷達波形的有關指標參數(shù)，對脈壓電路性能要求進行分析：

本雷達最大處理量程為24 km，處理距離單元數(shù)為 1 600個，由于待處理的距離單元數(shù)較大，故采用距離分段脈壓處理。

本雷達最大時寬帶寬積為320，此時線性調(diào)頻信號帶寬為 20 MHz，信號脈寬為 16 μs。所以設計的FFT(IFFT)最小為512。本雷達最大重復頻率為10 000 Hz，即最小脈沖重復時間(PRT)為100 μs，本設計中取FFT(IFFT)點數(shù)為 1 024，時鐘為80 MHz。此時，完成一次距離分段脈沖壓縮的時間約為50 μs左右，符合最小PRT要求。

由以上分析，以10 km處理量程示例給出距離分段結果。該處理量程共有1 424個距離單元。第1段為1～1 024個距離單元，第2段為601～1 624個距離單元，超過處理范圍的距離單元數(shù)補零。距離分段結果如圖2所示。

圖2　距離分段示意圖

先對每段數(shù)據(jù)進行脈壓處理，然后再將2個數(shù)據(jù)段的脈沖壓縮結果進行距離單元拼接，由于第601～1 024個距離單元為2段數(shù)據(jù)所重疊的部分，選取其中一段中的即可。第1段數(shù)據(jù)保留第1～600個距離單元，第2段數(shù)據(jù)保留第601～1 424個距離單元，將第2段保留的數(shù)據(jù)接在第1段保留的數(shù)據(jù)后，總長度為1 424的數(shù)據(jù)脈沖壓縮處理完成。距離拼接結果如圖3所示。

圖3　距離拼接示意圖

3基于FPGA的實現(xiàn)方法

整個脈沖壓縮系統(tǒng)由5個子模塊組成，如圖4所示。

圖4　脈沖壓縮電路系統(tǒng)架構圖

(1) 數(shù)據(jù)輸入模塊。數(shù)據(jù)輸入模塊是整個脈沖壓縮系統(tǒng)的重要組成部分，對雷達處理量程內(nèi)的零中頻回波信號數(shù)據(jù)，按照上節(jié)的距離分段脈壓要求分割成若干距離單元數(shù)據(jù)片段，并對最后一個距離單元數(shù)據(jù)片段進行補零操作。

(2) FFT 運算模塊。FFT 運算模塊是整個脈沖壓縮系統(tǒng)的重要組成部分，是脈沖壓縮電路中的2個主要運算單元之一，用于實現(xiàn)數(shù)據(jù)由時域到頻域的轉換。根據(jù)脈沖壓縮電路設計的 FFT 運算模塊中的 FFT 點數(shù)為 1 024，通過Quartus中的具有FFT功能的IP核，分別對每個數(shù)據(jù)片段進行FFT運算。

(3) 復數(shù)相乘模塊。復數(shù)相乘模塊通過只讀存儲器(ROM)完成線性調(diào)頻波形匹配系數(shù)的配置，同時對FFT運算模塊輸出的數(shù)據(jù)片段進行實時復數(shù)相乘處理。

(4) IFFT 運算模塊。IFFT 運算模塊用于實現(xiàn)數(shù)據(jù)由頻域到時域的轉換，通過Quartus中的具有FFT功能的IP核，對復數(shù)相乘模塊輸出的數(shù)據(jù)片段進行IFFT處理。

(5) 數(shù)據(jù)輸出處理模塊。數(shù)據(jù)輸出處理模塊先根據(jù)輸出數(shù)據(jù)幅度要求對 IFFT 運算模塊的輸出數(shù)據(jù)幅度進行調(diào)整，然后對已經(jīng)完成脈沖壓縮處理的數(shù)據(jù)片段進行拼接操作并舍去無效數(shù)據(jù)，保證輸出的脈沖壓縮數(shù)據(jù)的正確性。

4仿真與結果分析

本設計采用Altera公司的StratixⅡ系列的EP2S180F1020I4型FPGA來實現(xiàn)距離分段脈沖壓縮模塊的設計。對10 km量程，使用Quartus調(diào)試工具邏輯分析儀SignalTapⅡ來觀測FPGA硬件實現(xiàn)結果，其中脈壓前后運用SignalTapⅡ觀測到的信號波形如圖5所示。

SignalTap觀測時鐘為20 MHz，其中DDC_I為零中頻I路信號，DDC_Q為零中頻Q路信號，PC_MAGinst12∣RESULT為脈壓輸出結果。可以看出，脈壓主副比滿足要求。

圖5　線性調(diào)頻波形脈沖壓縮結果圖

5結束語

本文對數(shù)字脈沖壓縮處理算法進行了研究，針對研究對象和設計目標進行了較深入的分析比較，確定了脈壓處理方案。

利用Altera公司的StratixⅡ系列FPGA器件實現(xiàn)了距離分段數(shù)字脈沖壓縮算法,在做實時信號處理時,該設計能夠使資源優(yōu)化,并且滿足運算速度的要求,實現(xiàn)起來也不復雜,在實際工程中有很強的運用價值。

參考文獻

[1]丁鷺飛,耿富錄,陳建春.雷達原理[M].4版.北京:電子工業(yè)出版社,2011.

[2]EDA 先鋒工作室.Verilog HDL實用精解——輕松成為設計高手[M].北京：北京航天航空大學出版社，2012.

[3]馬曉巖，向家彬.雷達信號處理[M].長沙：湖南科學技術出版社，1999.

Design and Implementation of The Digital Pulse Compression Algorithm Based on FPGA

GAO Xing

(The 723 Institute of CSIC,Yangzhou 225001,China)

Abstract:This paper introduces the implementation method of field-programmable gate array (FPGA) for pulse compression technology in the radar signal processing system,studies and analyzes the pulse compression algorithm of linear frequency modulation (LFM) signal;designs a pulse compression processing method based on segmented data combining with the study objectives and design requirements,proves its validity through SignalTap simulation.

Key words:field-programmable gate array;pulse compression;segmented data processing

DOI:10.16426/j.cnki.jcdzdk.2016.01.018

中圖分類號：TN957.51

文獻標識碼：A

文章編號：CN32-1413(2016)01-0085-04

收稿日期:2015-10-16