基于FPGA正交掃頻信號源的設計

吳強 羅淑萍

摘 要 正交掃頻信號源是現代電子系統的重要組成部分，其廣泛用于許多領域。本文以PFGA為平臺，采用直接數字頻率合成技術（DDS技術），基于Verilog HDL描述語言設計一正交掃頻信號源，其頻率可設置。利用Quartus II軟件編寫程序、編譯檢查以及綜合測試，最終在示波器中觀察到頻率可調的正交信號源。實驗表明其正交掃頻信號源其系統運行可靠，集成度高，抗干擾性強等特點。

【關鍵詞】正交掃頻信號；FPGA；DDS

1 引言

傳統方法設計的正交掃頻信號源有著頻率不穩定，精度不高，不易擴展等諸多弊端，隨著EDA技術的發展，設計的產品朝著微型化，速度快方向發展。本文設計一種基于FPGA正交掃頻信號源的電路，是一種用EDA技術實現掃頻功能的裝置，具有外圍電路少、集成度高、可靠性強等特點。論文主要利用DDS技術，通過相位累加器累加相位、ROM存儲波形數據、D/A轉換器將數字量轉換成模擬量，最終實現正交信號的設計。通過采集和處理數據來控制和產生需要的波形及其參數指標，實現可調波形、波形頻率和幅度、掃頻范圍和頻率步進值的信號源。

2 系統的總體設計

本論文采用DDS技術，采用FPGA平臺，設計一正交掃頻信號源。其正交掃頻信號源主要指標如下：

（1）頻率范圍為1MHz～40MHz，頻率穩定度≤10-4；頻率可設置，最小設置單位100kHz。

（2）可以通過掃頻方式輸出，掃頻范圍可以根據需要自由設置，頻率步進值可以自由調試，該步進值最小單位顆粒度為100KHz。

正交掃頻信號源其主要由頻率累加器、相位累加器、波形存儲器和DAC數模轉換器構成，該總體設計方案圖如圖1所示。電路的設計思路為：基準頻率采用系統內部時鐘進行分頻，以供后續電路提供時鐘，先用兩個ROM存儲波形數據，然后設計兩個相位累加器，一個是正弦波，另一個是余弦波的。其次通過調整相位累加器和調節掃描信號的頻率值和相位值。最終經過D/A轉換器方式將輸出的數據結果轉換成模擬量，進行實時觀察兩個正交信號。

3 正交掃頻信號源的實現

3.1 頻率累加器的實現

頻率累加器實現掃頻信號源的頻率控制字，其頻率累加器的輸出即為相位累加器的數據位寬。根據掃頻信號源輸出頻率的范圍及掃頻信號源頻率步進值，可計算出頻率累加器輸出的頻率位寬。將得到的頻率值轉換成32位的二進制值，再得到的數據存入數據存儲器ROM中。

3.2 相位累加器的實現

相位累加器是整個DDS的核心，由加法器和寄存器構成，其作用完成相位累加功能。相位累加器的功能實際上是相當于一個以頻率累加器輸出頻率為步進值進行計數，如圖2所示。其工作原量是頻率累加器輸出K位（32位）作為加法器的一個輸入端，寄存器的輸出作為加法器的另一個輸入端，加法器的輸出給寄存器的輸入端。在下一個時鐘信號來臨時，寄存器在時鐘信號的作用下，把寄存器的輸出反饋到加法器的另一個輸入端中，以便和頻率累加器的輸出K相加。這樣相位累加器實現了對頻率累加器輸出的頻率進行線累加。

3.3 存儲波形設計和D/A模塊設計

利用Q uartus II軟件自帶的LPM宏功能模塊來設計正弦波和余弦波的數據ROM功能。系統定制好的ROM尋址就是相位累加器的輸出數據值。設計好的正弦和余弦波的ROM如下圖所示。波形存儲器輸出的數據通過D/A轉換器轉換成為模擬信號輸出。

3.4 正交掃頻信號源的頂層文件設計

本設計是基于FPGA的硬件正交掃頻信號源電路，用ALTERA公司的 Cyclone IV系列 EP4CE6E22C8作為開發板，在Quartus II 開發環境下設計。硬件正交掃頻信號源電路頂層文件設計是以圖形化形式體現，設計了ROM存儲波形、相位累加器和D/A轉換器其頂層文件如圖4所示。

對頂層文件進行仿真運行后，可得到正交掃頻信號源的輸出波形，其輸出波形如圖5所示。

4 結束語

本系統設計是基于FPGA的正交掃頻信號源的設計，采用EDA技術設計，簡單實用，成本較低，基本達到了設計要求。

參與文獻

[1]李平.基于FPGA的掃頻信號發生器的設計與實現[D].云南大學，2014（06）.

[2]李菊.改進型DDS的FPGA設計及驗[J].無線電技術，2006.

[3]潘松，陳龍，黃繼業.EDA技術與Verilog HDL（第2版）[M].北京：清華大學出版社，2013（04）.

作者簡介

吳強（1983-），男，漢族，江西省寧都縣人。碩士研究生學歷。現為贛南師范學院科技學院講師。

羅淑萍，女，漢族，現為贛南師范學院科技學院電子信息工程專業本科生。

作者單位

贛南師范大學科技學院 江西省贛州市 341000