多級CIC濾波器的FPGA實現

謝海霞，孫志雄

（海南熱帶海洋學院 電子通信工程學院，海南 三亞 572022）

多級CIC濾波器的FPGA實現

謝海霞，孫志雄

（海南熱帶海洋學院 電子通信工程學院，海南 三亞 572022）

CIC濾波器是一種高效的濾波器，廣泛應用于軟件無線電的數字上下變頻端。介紹了CIC抽取濾波器基本原理及其濾波器的Hogenauer結構。用Verilog HDL語言編寫程序，實現該濾波器，通過MATLAB和Modelsim聯合仿真，綜合驗證了設計的正確性和可行性。

CIC；Hogenauer結構；MATLAB；Modelsim

當前，數字下變頻技術是軟件無線電的核心技術部分，它在移動通信、數字廣播、電視等領域具有非常重要的實際價值。但同時也存在著弊端，隨著采樣速率的提高，采樣后的數據流的速率變得很高，會導致后續的信號處理速度跟不上，因此有必要對A/D后的數據流進行降速處理。顯然這需要很大的抽取因子，如果用單級FIR濾波器實現，對濾波器的級數要求很高，在實際應用中會產生不良后果：硬件成本太高以及對數據處理速度要求增大導致性能大大下降。因此如何采用結構簡單、處理高效的低通濾波器來滿足工程實現的具體要求，就是抽取能否實現的關鍵所在。CIC濾波器結構簡單，沒有乘法器，只有加法器、積分器和寄存器，性能較好，已經被證明是在高速抽取或插值系統中非常有效的高分解速率濾波器[1-4]。文中在研究CIC抽取濾波器理論的基礎上，給定濾波器參數并在FPGA上實現2級5倍抽取的CIC濾波器，利用MATLAB和Modelsim軟件相結合進行聯調仿真，并且驗證了設計的可行性。

1 CIC抽取濾波器理論

所謂抽取是指將采樣率降低的轉換。圖1為單級CIC抽取濾波器框圖。其包括兩個基本組成部分：積分部分和梳狀部分[5-7]。單級CIC抽取濾波器的沖激響應具有如下的形式：

其中，M為大于1的整數，稱為抽取因子。D為為微分延遲，一般取1或2。它的z域表示形式為：

若濾波器的輸入序列為x（n），輸出序列為y（n），則y（n）是把x（n）每隔DM-1個取一個形成的。

圖1 單級CIC抽取濾波器框圖

其傳輸函數的頻率響應為[8-9]：

CIC抽取濾波器的幅頻特性如圖2所示。

圖2 單級CIC抽取濾波器的頻譜圖

其中[0，2π/DM]為其主瓣，其它的區間為旁瓣。由圖可見，隨著頻率的增大，旁瓣電平不斷減小，當 DM＞＞1時，第一旁瓣的電平為 2DM/3π，則它與主瓣電平的差值為：

從公式（4）計算可得出單級CIC抽取濾波器的旁瓣抑制與DM無關，旁瓣電平較大，阻帶衰減較差。在抽取濾波中頻率混疊現象就較為嚴重，為降低旁瓣電平，可以采用多級CIC濾波器級聯的辦法來實現。在下面的分析中，D取1。假設有N個單級CIC濾波器級聯，其傳遞函數為：

其第一旁瓣抑制為13.46×N（dB），雖然增大級數N可以增大阻帶衰減，減小混疊的影響，但并不是N越大越好，還要考慮濾波器的通帶內的衰減問題，也就是說在信號通帶內信號的幅值容差不能太大。在通帶w=w1處，若設容差為δ，則單級CIC濾波器的容差為：

則N級CIC濾波器的帶內容差為：

由此可以看出，N級 CIC濾波器的帶內容差也是單級的N倍。也就是說， 多級級聯雖然能夠增大阻帶衰減，但是同時也會導致帶內平坦度變差。所以CIC濾波器的級數是有限制的，一般而言以5級為限[10-12]。

圖3為多級CIC濾波器的原始結構，圖4為經過Noble變換后的Hogenauer結構。

圖3 多級CIC濾波器的原始結構圖

以上的兩個圖比較可以知道:經過 Noble變換后的Hogenauer結構把CIC濾波器用于多抽樣率信號濾波時，積分部分始終在高數據速率端，梳狀部分置低數據速率端，而抽取位于它們中間，最容易實現且占用的資源也最少，大大提高抽取濾波運算的效率。

圖4 多級CIC濾波器的Hogenauer結構圖

2 多級CIC濾波器的FPGA實現

設實現一個5階2級CIC抽取濾波器，實現M=5倍下采樣抽取。信號采樣頻率為200 kHz，FPGA的系統時鐘為200 kHz，輸入數據為8 bit，輸出數據為16 bit。根據Hogenauer結構圖，將Verilog HDL程序分成3個模塊來寫，積分模塊、抽取模塊以及梳狀模塊。

2.1 積分器的FPGA實現

每一級積分器只需要一個寄存器及一級加法運算可實現。對于一個10位輸入的5階CIC濾波器，為了保證運行時中間不會產生溢出，需要的內部字長為W=Bin+Bgrow=10+5log2（5×2）=10+17=27位。下面是采用Verilog HDL代碼編寫積分模塊的程序。

2.2 抽取器的FPGA實現

實現抽取器的最簡單的一種方法是從輸入序列中每5個采樣點抽取一個，重新組成一個新的輸出序列。因此只需要根據計數器對輸入數據每5個抽取一個輸出即可。

2.3 梳狀器的FPGA實現

梳狀部分只需要3個寄存器和2個減法器即可實現 。

3 多級CIC濾波器的仿真

編寫完濾波器實現程序后，編譯成功后，即可進行FPGA仿真。首先打開MATLAB中的濾波器設計工具箱FDATool界面[13-14]，按照要求填寫好參數好，出現下面的200 kHz采樣頻率，5倍抽取，2級CIC濾波器的頻譜圖。

圖5 FDATool設計抽取濾波器的界面

由圖5可見，主瓣寬度是40 kHz，通帶只有20 kHz。這說明該抽取濾波器只能允許20 kHz以下的信號通過，并且數據速率降低1/5倍。

MATLAB進行仿真，產生FPGA程序中需要使用到1 kHz和50 kHz兩個正弦波疊加采樣數據，生成的In.txt文件存放在仿真目錄下，供FPGA程序使用，同時用于驗證整個FPGA電路的工作過程及輸出結果是否滿足要求。

圖6是1 kHz和50 kHz兩個正弦波采樣數據疊加的時域圖和頻譜圖。

圖6 1 kHz和50 kHz疊加的時域和頻譜圖

為了更好地測試濾波前后的信號波形變化，編寫測試激勵文件，用Modelsim進行仿真，讀取In.txt文件輸入測試激勵信號，文件中將輸出仿真結果數據寫入外部的文本文件Out. txt，以方便使用MATLAB軟件讀取數據，并進一步分析仿真結果。從Modelsim的仿真波形界面圖中可以看出1 kHz和50 kHz兩個正弦波數據疊加信號經過200 kHz采樣后經過2級5階CIC抽取濾波器后，Y為每5個時鐘輸出一個數據，數據速率是輸入數據速率的1/5倍，實現了5倍下采樣。

為了更直觀地觀看仿真結果，圖 8是將 Out.txt導入MATLAB環境進行分析的波形圖。

圖7 Modelsim仿真波形圖

圖8 FPGA實現CIC濾波器的仿真波形圖

從圖8可以看出，FPGA仿真濾波前的信號波形圖是由1 kHz和50 kHz兩個正弦波數據疊加的信號，經2級5階CIC抽取濾波后，形成FPGA仿真濾波后的信號波形圖，抽取濾波后，50 kHz頻率信號被濾除去，保留頻率為1 kHz的正弦波信號，且數據速率降為40 kHz，仿真結果與期望結果一致，證明設計是正確性的和可行性的。

4 結束語

CIC抽取濾波器主要是完成降速處理，和傳統濾波器的結構中相比，CIC濾波器設計不需要乘法運算，而乘法累加器是非常耗費系統資源的，尤其是當在進行處理信號頻率比較高的時候，需要得到信號的實時處理的效果時，只能在不需要太多乘法累加器特殊結構的濾波器中來進行選擇，恰好CIC濾波器剛好符合這個標準。設計多級 CIC濾波器的時候，經過Noble變換后的Hogenauer結構，在高速率狀態下進行積分，在低速率狀態下進行梳狀濾波，因而降低了中間存儲，資源占用最少，因此很適合采用FPGA和專用ASIC來實現。文中介紹的多級CIC抽取濾波器的實現、驗證方法都是可行的，而且在實際使用的時候，人們可以根據應用不同的場所在程序里可以很方便地改變濾波器的參數，以簡便的操作來達到降低系統的計算復雜性的功能!設計不僅對抽取濾波系統適用，而且對內插系統實現也有一定的參考作用[15]。本文所介紹的設計、驗證的方法都是可行的，具有很高的應用價值。

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[15]謝海霞，孫志雄．多相抽取濾波器的FPGA實現 [J]．電子器件，2012，35（3）:331-333.

The realization of multistage CIC filter on FPGA

XIE Hai-xia，SUN Zhi-xiong
（School of Electronic Communication Engineering，Tropical Ocean University of Hainan，Sanya 572022，China）

CIC filter was a high efficiency filter，widely used in digital down conversion end software radio.It introduces the basic principles of CIC decimation filter and filter Hogenauer structure.Using Verilog HDL language programming to achieve this filter through MATLAB and Modelsim co-simulation，synthesis verify the correctness of the design and feasibility.

CIC；hogenauer structure；MATLAB；modelsim

TN911.72

A

1674－6236（2016）23-0183-03

2016-04-01稿件編號：201604001

海南省自然基金資助（20166224）；瓊州學院實踐教改項目（QYSJ2013-001）

謝海霞（1978—），女，海南文昌人，碩士。研究方向：EDA技術在信號處理中的應用。