基于FPGA的超高速數據采集傳輸系統的設計與實現

焦喜香，羅進川，向海生，2（.中國電子科技集團公司第38研究所；2.孔徑陣列和空間探測安徽省重點實驗室，合肥 230088）

?

基于FPGA的超高速數據采集傳輸系統的設計與實現

焦喜香1，羅進川1，向海生1，2
（1.中國電子科技集團公司第38研究所；2.孔徑陣列和空間探測安徽省重點實驗室，合肥 230088）

摘 要：介紹了基于軟件無線電的設計思想，采用FPGA與12合1光纖模塊來實現高速寬帶數字采集傳輸系統的設計，詳細闡述了該系統的實現方法、注意事項以及主要的指標測試。實踐證明該系統可以很好的運用于通信、雷達系統以及電子測量等領域。

關鍵詞：ADC ；FPGA；12合一光纖模塊；高速采集

1　引言

隨著國防、電子通信以及測量等領域的發展，信號速度越來越快，系統處理的信號帶寬越來越寬，對接收機的要求也越來越高。軟件無線電的設計思想是盡量減少接收鏈路中模擬環節（如混頻、濾波等），將天線感應的射頻模擬信號直接進行數字化，該思想是實現寬帶接收機主要途徑之一。鑒于目前寬帶天線、ADC等技術的發展，實現一個理想的軟件無線電平臺的條件還不具備，但基于中頻數字信號處理的中頻收發技術已相當成熟。因此可采用軟件無線電的中頻接收技術，減少前端的模擬環節，要盡可能多地用軟件處理來實現回波信號的接收［1］。下面就主要介紹基于軟件無線電思想采用FPGA技術的超寬帶數字接收機的工作原理和設計方法。

2　系統設計原理

在雷達系統中，數字采集模塊將雷達回波信號進行模數變換、處理，按照要求的接口形式以及傳輸協議實現數據輸出。在本系統中采用軟件無線電的思想來完成數字采集系統的設計，因此對回波數據采集處理傳輸都提出很高的要求。系統中采用高速ADC、高端FPGA以及高速光纖模塊為硬件平臺來實現數據的采集傳輸。

2.1器件選型考慮

波該系統硬件電路設計以FPGA為核心的，為了保證處理速度和邏輯單元的容量采用Xilinx 公司Virtex-7系列FPGA XC7V485TFHG1761。XC7V485TFHG1761擁有37，080個RAM資源、

2800個25×18的乘法器和485，560個邏輯資源，且通道數據率達10Gbps以上的Transceiver數量達56個，其工作速度快，資源豐富，可以在內部進行包括數字下變頻、中頻濾波、數據融合等處理運算，然后利用內部高速Transceiver以及光纖模塊來進行數據傳輸，可以滿足海量數據傳輸的要求。ADC選用在四通道模式下單通道最高采樣率可達1.25Gsps，單通道模式下最高采樣率可達5Gsps的e2v公司EV10AQ190 。

2.2時鐘管理模塊

采樣為了保證雷達回波數據的一致性，就要實現8個通道的同步采樣，因此兩個ADC要使用同相時鐘采樣。輸入的采樣時鐘信號經過時鐘芯片ADCLK925做1：2扇出處理，然后再傳送至兩片ADC，兩個時鐘的最大時延為10ps［2］。采用具有鎖相、分頻、倍頻、移相等功能的時鐘管理芯片AD9516來產生光纖數據發送的參考時鐘，然后采用時鐘扇出芯片進行1：12扇出給FPGA。同時還可對該時鐘進行調整，滿足不同系統數據輸出需求。

2.3高速數據傳輸

本系統中雷達回波中頻信號的帶寬為400MHz，中頻為900MHz，根據帶通采樣定律，中頻信號頻率fo和采樣頻率fs滿足的關系，則此時的正交變換的乘法運算簡單。因此可確定數字接收機以1200MHz采樣率對中頻信號進行量化，并以LVDS電平傳輸給FPGA。單板總的數據量為8（通道）×2（I/Q）×0.6GHz（采樣率）×8bits（位寬），經過8b/10b編碼后，總的數據量為96Gbps。

2.4電路設計注意事項

高速電路板級設計時要避免產生信號完整性以及電源完整性等問題。 因此在設計中要有如下的注意事項：

首先布局時要考慮模數電路分開，PCB疊層要對稱設計，防止電路板翹曲；走線時的優先考慮時鐘線，要盡可能的短，同時可采用包地處理；ADC與FPGA之間的數據傳輸線采用LVDS差分線，走線時要保證每一對都要等長、等間距，同時80對信號線長度要盡量保持一致，誤差控制在±3mm以內，使高速信號傳輸路徑的阻抗盡量保持連續，減小信號畸變和反射［3］；FPGA與光模塊之間的數據線同樣有此要求，并且盡量不要走過孔。如果不能避免的話，過孔盡量用小直徑的孔，同時在層疊安排上以Stub 最短為原則。在外部電源輸入端以及內部每個電源芯片輸出端加EMI濾波器，抑制尖峰干擾，減小電源紋波。

再次要進行電源完整性和信號完整性仿真。對板級系統電路關鍵信號線進行信號完整性仿真，減小線間串擾，提高隔離度；同時對關鍵信號傳輸線進行眼圖仿真，注意阻抗匹配，減小傳輸的誤碼率；對PCB進行電源完整性仿真，通過在合適的位置加恰當容值的去耦電容，來降低電源和地平面上的目標阻抗，盡可能不要將關鍵的器件和走線放在諧振較大的區域。同時要考慮電磁兼容，系統外結構要進行適當的電磁屏蔽措施，提高系統性能，減少外界對系統的干擾以及系統對前端模擬的干擾。

3　FPGA軟件設計

為在目前雷達系統的應用中，該采集板主要完成雷達回波數據采集處理傳輸，同時接收監控的控制碼，傳送給射頻前端。FPGA內部的邏輯框圖如圖1所示。

首先FPGA中集成的高速SERDES通道把ADC傳輸過來的高速LVDS信號實現串并轉換，降速為FPGA可處理的低速并行信號。然后進行數字下變頻（DDC）操作得到基帶I/Q正交數據，經過延遲校正后，將該數據與控制信息、慣導數據按照傳輸協議進行組幀，經過GTX邏輯產生串行數據流由光模塊發送到信號處理進行后續的處理。同時通過光模塊接收后端信號處理傳輸過來的信息，按照傳輸協議進行解幀、控制字提取等操作，從而實現對射頻前端的控制。

其中GTX收發器每個高速Transceiver通道數據率達10Gbps以上，主要完成高速串行數據的收發，內置8b/10b編解碼、串并/并串轉換以及時鐘等模塊。首先將組幀模塊送來的數據進行對齊、編碼和并串轉換操作，再通過光模塊將數據給信號處理；另一方面將光電轉換后的信號處理送來的數據進行串并轉換、解碼和緩沖處理，恢復出信息給解幀模塊。數字下變頻是整個邏輯的核心，主要是通過數據與數控振蕩器（NCO）生成的余選、正弦波信號相乘，然后H經過半帶濾波器（BF）和有限沖擊響應濾波器（FIR）進行抽取和濾波操作，得到I支路和Q支路數據［4］。時鐘管理模塊主要完成FPGA內部所有邏輯所需時鐘的產生，其中包括采樣時鐘的扇出，通過20MHz基準時鐘經過時鐘管理芯片的倍頻、分頻、移相、扇出等操作產生GTX Transceiver 發送接收參考時鐘，同時由20MHz時鐘分頻產生內部時序控制所需10MHz本地邏輯時鐘等。同時由于FPGA的Transceiver通道高達10Gbps數據傳輸率以及2800個乘法器等資源，且12合1光纖模塊通道傳輸速率為10.32Gbps，內部可以實現重采樣和數據的1：2分發傳輸。

4　測試結果

根據需要，我們主要對ADC的有效位以及數字下變頻后的信噪比、無雜散動態范圍進行測試。設定ADC的采樣率為1.2GSPS，輸入頻率為905MHZ，幅度為-6dBm的正弦波信號進行采集測試，然后保存數據，運用Matlab程序進行分析。

從圖2可以看出，有效位可以達到6.6bit，信噪比SNR可以達到44.3dB，無雜散動態范圍為47.6dBFS。對另外幾個通道進行相同的測試，結果都可以實現此結果。

5　結語

本文介紹的高速采集系統以ADC、FPGA以及高速光纖模塊為硬件平臺，可實現8通道1.2Gsps，傳輸數據量高達96Gbps的數據采集傳輸系統，且可擴展實現最大為5GHz帶寬數據采集，該采集板已成功運用于某雷達信號采集處理系統中，且由于其具有很好的軟件化、通用性和可擴展性等特點，可運用于多部雷達信息處理系統。

參考文獻：

［1］楊小牛，樓才義，徐建良.軟件無線電技術與應用［M］.北京：北京理工大學出版社，2010（04）.

［2］EV10AQ190 Low power QUAD 10-bit 1.25 Gsps ADC Operating up to 5 Gsps datasheet ［EB/OL］.［03-2011］.

［3］Howard Johnson，Martin Graham. High-Speed Digital Design：A Handbook of Black Magic［M］.New Jersey：Prentice Hall PTR，1993.

［4］楊小牛，陸安南，金飚譯.寬帶數字接收機［M］.北京：電子工業出版社，2002（10）.

DOI：10.16640/j.cnki.37-1222/t.2016.13.143

作者簡介：焦喜香（1982-），女，工程師，研究方向：高速數據收發技術。