FPGA模型設(shè)計(jì)與手寫代碼資源效率的研究*

邢玉磊，趙　剛

(四川大學(xué) 電子信息學(xué)院，四川 成都 610065)

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FPGA模型設(shè)計(jì)與手寫代碼資源效率的研究*

邢玉磊，趙剛

(四川大學(xué) 電子信息學(xué)院，四川 成都 610065)

摘要：為了進(jìn)一步研究FPGA開發(fā)工具DSP Builder基于模型設(shè)計(jì)的實(shí)用性。通過兩種方法創(chuàng)建了基于M序列的2ASK調(diào)制解調(diào)系統(tǒng)：一種是在DSP Builder中利用模塊進(jìn)行建模的方法，通過自動(dòng)生成HDL代碼，下載到由南京潤眾科技有限公司提供的RZ8681現(xiàn)代通信技術(shù)試驗(yàn)平臺(tái)上的FPGA硬件仿真模塊中，并由安捷倫示波器測出了系統(tǒng)中的信號，對建模過程中的硬件資源利用率進(jìn)行了記錄；另一種通過手寫VHDL代碼實(shí)現(xiàn)了該系統(tǒng)，也記錄了系統(tǒng)編譯后所消耗的資源。對比兩種方法，得出了基于DSP Builder的模型設(shè)計(jì)可以很好地提高在FPGA上開發(fā)DSP的效能，是一種很實(shí)用的工具。

關(guān)鍵詞：DSP Builder；二進(jìn)制幅移鍵控；M序列；現(xiàn)場可編程門陣列；手寫代碼；資源效率

0引言

隨著電子系統(tǒng)設(shè)計(jì)的飛速發(fā)展，F(xiàn)PGA開發(fā)人員難免在系統(tǒng)設(shè)計(jì)中面臨一系列的開發(fā)瓶頸。只有掌握了先進(jìn)的設(shè)計(jì)思想與開發(fā)工具，才能在激烈的市場競爭中贏得先機(jī)。傳統(tǒng)手工作坊式的開發(fā)模式已很難適應(yīng)目前產(chǎn)品的大代碼量、快速上市與可靠性等的要求。為了解決這些問題，把可視化的基于模型設(shè)計(jì)思想引入到FPGA的應(yīng)用研究之中，在國外已深入人心，并得到廣泛的應(yīng)用。Altera公司為了適應(yīng)這種新技術(shù)浪潮，也實(shí)時(shí)推出并持續(xù)升級了自己的基于模型設(shè)計(jì)產(chǎn)品—DSP Builder工具。該工具通過整合MATLAB、Simulink等系統(tǒng)級開發(fā)工具，利用VHDL和Verilog HDL語言的設(shè)計(jì)流程，隨著算法的進(jìn)步，它可以提供一個(gè)友好的DSP設(shè)計(jì)環(huán)境，快速創(chuàng)建硬件仿真，縮短開發(fā)周期。特別地采用DSP Builder高級模塊庫后，讓Altera工具、IP核、第三方工具能更好地?zé)o縫連接，代碼的RTL級驗(yàn)證與QuartusⅡ工程的生成只是點(diǎn)一下鼠標(biāo)的事情，這既節(jié)約了時(shí)間還降低了開發(fā)成本和風(fēng)險(xiǎn)。然而在國內(nèi)外的網(wǎng)絡(luò)[1]上普遍流傳著采用基于模型設(shè)計(jì)所生成的HDL代碼占用資源較多的傳聞，本文通過實(shí)驗(yàn)驗(yàn)證了此問題。

1基于DSP Builder 的2ASK算法實(shí)現(xiàn)

1.12ASK系統(tǒng)原理

調(diào)制信號為二進(jìn)制數(shù)字信號時(shí)，這種調(diào)制成為二進(jìn)制數(shù)字調(diào)制。在2ASK中，載波的幅度只有兩種變化狀態(tài)，即用數(shù)字信息“0”或“1”的基帶矩形脈沖去鍵控一個(gè)連續(xù)的載波，使其間斷輸出。“1”表示有載波輸出，“0”表示無載波輸出，它是研究其他數(shù)字調(diào)制技術(shù)的基礎(chǔ)[2]。

(2)ASK時(shí)域表達(dá)式為:

e2ASK(t)=a(t)cosωct

(1)

式中，ωc為載波角頻率，a(t)為單極性NRZ矩形脈沖序列，其表達(dá)式為:

(2)

式中,g(t)是持續(xù)時(shí)間為Tb、幅度為1的矩形脈沖，常稱為門函數(shù)；an為需要傳輸?shù)亩M(jìn)制數(shù)字，可表示為

(3)

cosωct、a(t)和e2ASK(t) 的波形示例圖如圖1 所示，通過載波幅度變化作為控制信息，頻率和初始相位不變[3]。

圖1　載波、矩形脈沖和2ASK波形示例

2ASK信號的實(shí)現(xiàn)方式有兩種，模擬相乘法和數(shù)字鍵控法，本文采用鍵控法實(shí)現(xiàn)。數(shù)字鍵控法就是用開關(guān)電路控制輸出調(diào)制信號，當(dāng)開關(guān)接載波就有信號輸出，當(dāng)開關(guān)接地就沒信號輸出，其電路如圖2所示。

圖2　2ASK鍵控法

2ASK的解調(diào)方法有兩種，相干解調(diào)法和非相干解調(diào)法，本文采用相干解調(diào)法。相干解調(diào)的檢測器組成原理如圖3所示，輸入信號與相干載波在乘法器中相乘，然后由低通濾波器濾出基帶波形，最后通過抽樣判決器恢復(fù)出基帶數(shù)據(jù)。判決輸出需要位同步脈沖，有利于提高數(shù)字信號接收性能[4]。

圖3　相干解調(diào)法

1.2M序列產(chǎn)生的原理

M序列是最長線性反饋移位寄存器序列,是一種常用的二元偽隨機(jī)序列。它可由線性反饋移位寄存器生成。主要有3種特性：平衡性、游程特性和相關(guān)性。它的統(tǒng)計(jì)特性與白噪聲的統(tǒng)計(jì)特性相似。

由于M序列自身具有的多種抗噪聲特性，使得經(jīng)過這種編碼方式的信號可以在接收端方便地將信道傳輸過程中所加入的隨機(jī)噪聲信號濾除，準(zhǔn)確地恢復(fù)出原始信號，從而在無線通信中有很強(qiáng)的抗干擾能力[5]。由于具有該特性，因此在通信中具有廣泛的用途，例如在擴(kuò)頻通信中的加密、擾碼、同步等。

M序列的產(chǎn)生比較簡單，可以利用n級移位寄存器產(chǎn)生，圖4為簡單序列發(fā)生器。利用D觸發(fā)器級聯(lián)的方式就可以完成移位寄存器的功能，即可實(shí)現(xiàn)M序列產(chǎn)生器的設(shè)計(jì)。在時(shí)鐘觸發(fā)下，每次移位后各級寄存器狀態(tài)會(huì)發(fā)生變化[6]。其中任何一級寄存器的輸出，隨著時(shí)鐘節(jié)拍的推移都會(huì)產(chǎn)生一個(gè)序列。其中an-i為移位寄存器中每位寄存器的狀態(tài)，ci為第i位寄存器的反饋系數(shù)。ci=1表示有反饋，ci=0表示無反饋。

圖4　反饋移位寄存器的結(jié)構(gòu)

圖5為一個(gè)四級反饋移存器[7]。若其初始狀態(tài)為(a3,a2,a1,a0)=(1,0,0,0)，則移位一次時(shí)，由a3和a0模2相加產(chǎn)生新的輸入a4=1⊕0=1新的狀態(tài)變?yōu)?a4,a3,a2,a1)=(1,1,0,0)，這樣移位15次后又回到初始狀態(tài)(1,0,0,0)。

圖5　四級反饋移存器

隨著移位時(shí)鐘節(jié)拍,各級移位寄存器的狀態(tài)轉(zhuǎn)移流程如表1所示。由表1可以看出，對于n=4的移位寄存器共有24=16種不同的狀態(tài)。

表1　M序列發(fā)生器狀態(tài)轉(zhuǎn)換

若初始狀態(tài)為全“0”，即(0,0,0,0)，則移位后得到的仍為全“0”狀態(tài)。在實(shí)際的系統(tǒng)設(shè)計(jì)中，當(dāng)系統(tǒng)清零后，D觸發(fā)器輸出狀態(tài)均為低電平，在“模二加”運(yùn)算后添加“非門”可以避免輸出全“0”信號。所以除了全“0”狀態(tài)外，4級移位寄存器只有15種可用狀態(tài)。即由任何4級反饋移位寄存器可以產(chǎn)生周期最長為15的序列。一個(gè)n級反饋移位寄存器產(chǎn)生的最長周期等于2n-1。這種最長的序列稱為最長線性反饋移位寄存器序列，簡稱M序列。

1.3基于模型的2ASK調(diào)制解調(diào)實(shí)現(xiàn)

利用MATLAB/Simulink工具箱中的DSP Builder定點(diǎn)庫對系統(tǒng)建模仿真，可以自動(dòng)生成VHDL代碼。它的設(shè)計(jì)流程一般為：(1)利用Altera庫及與之對應(yīng)的Simulink庫建立系統(tǒng)模型。在建立模型時(shí)，只需將庫中的模型直接拉到Simulink中，之后對這些模塊進(jìn)行參數(shù)化。(2)在Simulink中進(jìn)行仿真。建立模型后，直接在Simulink中仿真，仿真輸入信號源及輸出結(jié)果均以圖形化表示，用戶可以直觀地看到效果。(3)添加Signal Complier模塊到模型中，產(chǎn)生HDL代碼。在得到VHDL文件后，通過對產(chǎn)生的VHDL文件進(jìn)行自動(dòng)流程綜合、編譯、仿真和配置下載等操作[8]，可以快速完成設(shè)計(jì)。

DSP Builder自動(dòng)流程可以自動(dòng)調(diào)用QuartusⅡ等EDA軟件，完成綜合、網(wǎng)絡(luò)表生成和QuartusⅡ適配，并完成對FPGA的配置下載過程[9]。整個(gè)流程中用戶都需要進(jìn)行仿真，仿真包括Simulink仿真以及HDL代碼仿真。前者的仿真保證了模型功能的正確，使后續(xù)步驟有意義，后者的仿真可以驗(yàn)證系統(tǒng)功能的正確性。

2ASK調(diào)制解調(diào)系統(tǒng)的DSP Builder電路模型如圖6所示。系統(tǒng)的主時(shí)鐘周期為100 ns，頻率為10 MHz；其中M序列部分是15位的二進(jìn)制序列“111101011001000”， 基帶數(shù)據(jù)時(shí)鐘為32 kHz；產(chǎn)生正弦載波模塊的查找表參數(shù)配置為：查找表地址為5位(25=32)，表中數(shù)值為12位，查找表具體數(shù)值為(sin(2*pi/2^5:2*pi/2^5:2*pi)+1)*1023)，式中之所以取5，是因?yàn)榭偩€是5位，填其他數(shù)將不會(huì)產(chǎn)生正弦波[10]；低通濾波器采用在速度、性能等方面都已得到優(yōu)化的Altera的IP核，采用布萊克曼窗函數(shù)法[11]，采樣頻率為500 kHz。系統(tǒng)配置部分由Quartus II Global Project Assignments控件和QuartusII Pinout Assignment控件組成，通過參數(shù)配置，可以使系統(tǒng)從建模到芯片下載實(shí)現(xiàn)在一個(gè)開發(fā)環(huán)境下完成，而無需另單獨(dú)在Quartus II軟件中進(jìn)行引腳配置和下載[12]。

圖6　2ASK電路模型

圖7　各測量點(diǎn)信號波形

在Simulink環(huán)境下對所建系統(tǒng)模型進(jìn)行仿真后，結(jié)果符合預(yù)期的效果。然后雙擊仿真系統(tǒng)中Signal Compiler控件，選擇CycloneⅢ EP3C40Q240C8芯片按照步驟完成編譯、連接和編程的操作過程，然后在開發(fā)板上用安捷倫示波器觀測TP4、TP3、TP2和P1測量點(diǎn)的輸出波形。其結(jié)果如圖7所示，其中圖(a)為基帶數(shù)據(jù)時(shí)鐘信號和基帶M序列信號，圖(b)為基帶M序列信號和2ASK調(diào)制信號，圖(c)為基帶M序列信號和2ASK解調(diào)信號，且解調(diào)出來的信號局部產(chǎn)生了吉布斯現(xiàn)象。

2模型設(shè)計(jì)與手工代碼結(jié)果比較

經(jīng)過傳統(tǒng)手工方式編寫了2ASK調(diào)制解調(diào)系統(tǒng)的代碼，其中M序列代碼量22行，2ASK調(diào)制信號產(chǎn)生模塊代碼量(含載波信號)183行，解調(diào)端判決器模塊(含F(xiàn)IR濾波器、比較器)153行，解調(diào)頂層模塊56行，手工代碼2ASK總代碼量約414行。基于DSP Builder建模設(shè)計(jì)的2ASK調(diào)制解調(diào)系統(tǒng)產(chǎn)生的代碼量大于4 500行，通過QuartusⅡ13.1編譯[13]后兩種途徑資源利用率和最大頻率比較結(jié)果如表2所示。

在《基于模型的設(shè)計(jì)——Qsys篇》一書中，作者通過流水燈實(shí)驗(yàn)也得出了類似的結(jié)論，手寫代碼21行，系統(tǒng)綜合后占用資源41個(gè)LE，F(xiàn)max=87 MHz，建模生成的代碼大于220行，綜合后占用資源36個(gè)LE，F(xiàn)max=77 MHz。

表2　2ASK手寫代碼與建模實(shí)現(xiàn)編譯結(jié)果對比

3結(jié)語

通過實(shí)驗(yàn)結(jié)果可以看出，表面上自動(dòng)代碼的長度遠(yuǎn)遠(yuǎn)超過手寫代碼的長度，但綜合后的結(jié)果令人滿意。說明建模代碼不論在資源占用上，還是在最大頻率上，都可以和手寫代碼媲美，模型代碼已經(jīng)接近手寫代碼的水平。對于大型項(xiàng)目，模型代碼超過手寫代碼所占用的資源將成為可能，基于模型設(shè)計(jì)開發(fā)FPGA的方法可以走向?qū)嵱秒A段。這將大大壓縮開發(fā)周期和降低開發(fā)成本，使推出的新產(chǎn)品具有競爭優(yōu)勢。

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FPGA Model Design and Resource Efficiency of Handwritten Code

XING Yu-lei, ZHAO Gang

(College of Electronics and Information Engineering, Sichuan University,Chengdu Sichuan 610065,China)

Abstract：To further investigate the practicality of FPGA development tools by DSP Builder based on model design, 2ASK modem system based on the M sequence is constructed in two methods. And for one method,the module in the DSP Builder is used to anstruct the model, through automatically generating HDL code, and downloaded into FPGA hardware simulation module on RZ8681, a modern communication technology test platform provided by Nanjing Runzhong Sci. &Tech. Co., Ltd. The signal of the system is measured with Agilent oscilloscope,and the utilization of hardware resource in the modeling process also recorded. For the other method 2ASK modem system is implemented by writing VHDL code, and the resource comsumption after compiling also recorded. The comparison of these two methods indicates the model design based on DSP Builder could improve the effectiveness of DSP development on FPGA,and this model is a very practical tool.

Key words：DSP Builder; 2ASK; M sequence; FPGA; handwritten code; resource efficiency

doi:10.3969/j.issn.1002-0802.2016.04.024

*收稿日期：2015-11-01；修回日期：2016-03-05Received date:2015-11-01；Revised date：2016-03-05

中圖分類號：TN311

文獻(xiàn)標(biāo)志碼：A

文章編號：1002-0802(2016)04-0504-05

作者簡介：

邢玉磊(1988—)，男，碩士研究生，主要研究方向?yàn)榛贔PGA的信號處理;

趙剛(1962—)，男，教授，碩士生導(dǎo)師，主要研究方向?yàn)殡娐放c系統(tǒng)設(shè)計(jì)自動(dòng)化、擴(kuò)頻通信。