薄外延CMOS芯片阱摻雜濃度與擊穿電壓的關(guān)系

韓兆芳，謝　達(dá)，喬艷敏

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

微電子制造與可靠性

薄外延CMOS芯片阱摻雜濃度與擊穿電壓的關(guān)系

韓兆芳，謝達(dá)，喬艷敏

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

CMOS電路由于寄生結(jié)構(gòu)的影響，易于發(fā)生閂鎖效應(yīng)。主要通過(guò)流片實(shí)驗(yàn)測(cè)試驗(yàn)證，探討了在外延厚度較薄的情況下阱摻雜濃度與擊穿電壓之間的關(guān)系。提出了在不改變外延厚度、保證芯片抗閂鎖性能的前提下，提高CMOS器件擊穿電壓的方法。

CMOS集成電路；閂鎖效應(yīng)；外延片；穿通擊穿

1　引言

CMOS器件具有低靜態(tài)功耗、高輸入阻抗以及較佳的噪聲抑制能力等特性，在超大規(guī)模集成電路中應(yīng)用廣泛。盡管CMOS集成電路有眾多優(yōu)點(diǎn)，但它并非完美無(wú)缺，比如由于與生俱來(lái)的寄生結(jié)構(gòu)影響，易于發(fā)生閂鎖效應(yīng)，嚴(yán)重時(shí)會(huì)導(dǎo)致芯片直接燒毀。

常見(jiàn)預(yù)防閂鎖的方式，除了在設(shè)計(jì)時(shí)采取一些措施外，在工藝上采用外延片也是比較有效的方式之一。采用外延片時(shí)，外延層厚度需要進(jìn)行控制，如果外延層太厚，達(dá)不到理想的抗閂鎖性能，特別對(duì)一些具有抗輻照指標(biāo)的電路來(lái)說(shuō)，比如抗單粒子閂鎖，很難達(dá)到預(yù)期效果。如果外延層較薄，對(duì)CMOS器件源漏之間的擊穿電壓（BVds）會(huì)有一定的影響。在采用薄外延以保證電路抗閂鎖性能的前提下，如要提升器件的擊穿性能，必須考慮采取合理的措施。本文主要通過(guò)流片實(shí)驗(yàn)驗(yàn)證，探討了在外延厚度較薄的情況下阱摻雜濃度與擊穿電壓之間的關(guān)系，從而在不改變外延厚度、保證芯片抗閂鎖性能的前提下，提高器件的擊穿電壓。……