一種基于標準CMOS工藝實現的鎖相環電路

鮑進華，呂蔭學，李 博，曾傳濱，畢津順，羅家俊

（1．中國科學院 微電子研究所，北京 100029；2．中國科學院 硅器件技術重點實驗室，北京 100029）

一種基于標準CMOS工藝實現的鎖相環電路

鮑進華1，2，呂蔭學1，2，李 博1，2，曾傳濱1，2，畢津順1，2，羅家俊1，2

（1．中國科學院 微電子研究所，北京 100029；2．中國科學院 硅器件技術重點實驗室，北京 100029）

基于3．3 V 0．35 μm TSMC 2P4M CMOS工藝，設計并實現了一款高速鎖相環電路。該電路的壓控振蕩器（VCO）采用環形結構，由電壓-電流轉換電路和差分延時環路組成，保證頻率范圍的同時也兼顧面積和相位噪聲，版圖面積只有0．03 mm2。測試結果顯示，VCO輸出頻率范圍為387．2～851．2 MHz。鎖相環分頻比為32，當輸入信號為15 MHz時，VCO輸出信號頻率為480 MHz，其8分頻輸出信號在頻偏1 MHz處的相位噪聲為-118 dBc/Hz，時間間隔誤差（Time Interval Error，TIE）抖動的均方根值為25．27 ps。

鎖相環；壓控振蕩器；相位噪聲；抖動

作為一種間接頻率合成方法，鎖相環應用非常廣泛，包括存儲器、微處理器、硬盤驅動電路、射頻和無線收發器等領域［1-3］。集成電路的飛速發展使鎖相環電路能夠以較低的成本集成在芯片內部。片上集成鎖相環可以根據一個低頻率的輸入信號產生一個同相位的高頻信號，使高頻信號僅集中于芯片內部，避免了芯片外部需要使用高頻信號而產生的相互干擾［3］。然而，一般集成鎖相環的實現依賴于片上的電感和電容，但電感和電容均屬無源器件，需要占據較大面積，且工作在1GHz以下時，電感的品質因數低［4］，因此性價比不高。鑒于此，本文將設計一種基于標準CMOS工藝實現的鎖相環電路，該電路的壓控振蕩器由電壓-電流轉換電路和差分延時環路組成，既能保證頻率范圍，又能兼顧面積和相位噪聲。

1　鎖相環電路原理與電路設計

電荷泵型鎖相環具有捕捉范圍寬、捕捉時間短、最終穩態相位差為零和線性范圍大等優點，成為了應用最為廣泛的數模混合鎖相環電路之一［5］。常見電荷泵型鎖相環的結構如圖1所示，基本組成模塊包括鑒頻鑒相器 （Phase Frequency Detector，PFD）、電荷泵（Charge Pump，CP）、環路濾波器（Loop Filter，LPF）、壓控振蕩器（Voltage Controlled Oscillator，VCO）和分頻器（Divider，DIV）。工作過程如下：PFD根據參考信號（REF）和反饋信號（FB）的頻率和相位差值，控制輸出信號UP或DN的使能，令使能時間與相位差值成正比；根據UP 或DN的使能時間，CP打開相應的充電或放電開關；LPF的作用是將CP的電流轉換成電壓，并濾除高頻和雜波分量，產生一個較穩定的直流控制電壓（Vc），以控制VCO的輸出頻率；VCO的輸出信號經過DIV分頻后產生FB，返回PFD的輸入端，完成循環過程。整個系統屬于負反饋系統，在其鎖定范圍內自動調節，最終使得FB與REF的相位差為0，控制電壓Vc保持不變，VCO輸出穩定的頻率。

1.1VCO電路實現

VCO是鎖相環的核心模塊，決定了其工作頻率范圍。文中設計的VCO如圖2（a）所示，包括電壓-電流轉換電路［6］和由4級差分延遲單元組成的環形結構。

電壓到電流的轉換是通過M0、M1、R1和R2實現的。通過在輸入管的源極添加負反饋電阻R1，極大地提高了轉換的線性度。當Vc小于M0閾值電壓時，R2保證轉換電路的最小電流輸出，決定VCO輸出的最低頻率。電流的輸出利用共源共柵（M4、M5）和增益自舉結構（M6）的電流鏡，以達到增加輸出電阻、保持電流恒定的目的。此外，鎖相環中的控制電壓具有一定的噪聲［7］，電壓-電流轉換電路能提供一個隔離作用，從而在一定程度上改善了VCO的相位噪聲。

延遲單元采用差分負載實現，如圖2（b）所示，能夠抑制電源和襯底噪聲，同時得到輸出互補的差分信號。出于功耗和速度考慮，采用4級延遲單元。整個振蕩器的輸出頻率由電流對延遲單元寄生電容的充放電時間來決定，通過調整電流鏡的尺寸或延遲單元的尺寸能夠實現對頻率范圍的調節，設計自由度大。對于設計好的振蕩器，由于寄生電容變化不大，輸出頻率和電流成正比，電流則與控制電壓成近似線性關系，因此能夠實現控制電壓對頻率的線性調節。

圖1　電荷泵型鎖相環結構圖Fig．1　Block diagram of Charge Pump PLL

圖2　環形VCO電路原理圖Fig．2　Schematic of proposed ring VCO

1.2分頻器電路實現

分頻器由5級D觸發器級聯而成，分頻比固定為32。D觸發器采用真單相時鐘（True Single Phase Clock）結構實現［7］，具有時鐘負載小、工作速度快和功耗低等優點。但TSPC結構觸發器是動態電路，需仔細設計器件寬長比才能保證功能的正確實現。

1.3PFD電路實現

PFD電路如圖3所示，用于狀態存儲的觸發器由兩級RS鎖存器構成。該觸發器只檢測輸入信號的上升沿，對輸入占空比并不敏感。PFD電路除了輸出UP和DN外，還輸出它們的互補信號UPB和DNB，傳輸門處于常開狀態，用于匹配反相器的延時，使UP與UPB信號的延時盡可能相同。若REF和FB的時間差小于CP開關的開啟時間，則由于電荷泵未能打開會導致鎖相環環路無法響應此差值，形成所謂的“死區效應”。死區效應的消除是通過Buffer來實現的，Buffer由偶數級反相器組成，其延時大于電荷泵的開啟電壓，因此在任何時候PFD輸出的脈寬都將大于電荷泵的延遲，從而避免死區效應。

圖3　PFD原理圖Fig．3　Schematic of PFD

1.4CP與LPF電路實現

CP的功能是根據PFD的輸出決定對LPF的充放電，進而改變控制電壓。對CP的要求有兩點：一是充放電電流的匹配，以減小鎖定狀態下CP對環路注入的噪聲；二是恒流區盡可能寬，即在盡可能大的控制電壓（Vc）變化范圍內，電流鏡都能在飽和區工作，保證輸出電流的精度。CP電路如圖4所示，電荷泵的電流由共源共柵電流鏡提供，可增加輸出阻抗，同時提高電流鏡電流的精度，減小充放電電流的失配。采用互補CMOS開關管結構，同一時刻總是由同頻同相的UP/DN 與UPB/DNB來控制開關管的導通，解決PMOS/NMOS開啟時間不匹配帶來的問題。電荷泵中的放大器用于復制控制電壓，使左右電路對稱，從而消除了CP電路的電荷共享效應。

LPF電路通常由無源器件實現，對整數型鎖相環而言，其分頻器產生的噪聲較小，二階濾波就已足夠。LPF電路由圖4中的R1、C1和C2組成，具體數值需綜合考慮系統帶寬、相位裕度和相位噪聲等因素。由于在芯片內部集成無源器件需要較大的面積，文中將LPF安放在PCB板上，既節省芯片面積，也方便根據測試結果調整器件參數。

2　實驗結果

文中設計的鎖相環是基于0．35 μm TSMC 2P4M CMOS工藝實現［9］，芯片照片如圖5所示，核心模塊VCO電路面積只有0．03 mm2。

圖4　CP和LPF電路原理圖Fig．4　Schematic of CP and LPF

圖5　鎖相環芯片照片Fig．5　A micrograph of designed PLL

電路的工作電壓為3．3 V，測試結果顯示，PLL輸出頻率在48．4～106．4 MHz，由此推算VCO輸出頻率范圍為387．2～851．2 MHz，輸入參考信號頻率范圍為12．2～26．6 MHz。

當輸入為15 MHz時，鎖相環的鎖定過程如圖6（a）所示，鎖定時間小于10 μs。輸入信號和輸出信號波形如圖6（b）所示。由于鎖相環的輸入信號和輸出信號通過不同的路徑輸入示波器內部，因此其邊沿并沒有完全對齊，但輸出信號的頻率則是輸入信號的4倍，實現了倍頻。

輸出信號的相位噪聲在1 MHz頻偏處約為-118dBc/Hz，考慮到分頻器對相位噪聲的影響［10］，實際VCO輸出端相位噪聲在-100 dBc/Hz左右。輸出信號的時間間隔誤差（Time Interval Error，TIE）抖動的均方根值為25．27 ps。

圖6　輸入25 MHz時Fig．6　Tested when input is 25 MHz

VCO是PLL的核心模塊，對PLL的相位噪聲起決定作用。與已有的研究成果相比，在輸出頻率相差不大的情況下，本文設計的VCO輸出的相位噪聲明顯更優。

表1　VCO相位噪聲對比Tab.1 Comparison of phase noise with other VCOs

3　結　論

文中設計了一種基于標準CMOS工藝實現的高速鎖相環電路，電路中VCO利用電壓-電路轉換電路和差分延遲單元實現，保證頻率范圍的同時也兼顧面積和相位噪聲［11］。VCO面積只有0．04 mm2，頻率范圍為387．2～851．2 MHz。在輸入15 MHz方波時，鎖相環輸出為60 MHz時，其時間間隔誤差（Time Interval Error，TIE）抖動的均方根值為25．27 ps。本文設計的鎖相環電路具有工作頻率范圍大和調節方便的優點，可適用于時鐘頻率低于1 GHz的場合。

［1］Behzad Razavi．The Role of PLLs in Future Wireline Transmitters［J］．IEEE Transactions on Circuits and Systems，2009，56（8）:1786-1793．

［2］姚婧婧，趙紅東，毛鍵，等．鎖相環中壓控振蕩器的分析與設計［J］．電子設計工程，2011，19（19）:177-180．

［3］呂蔭學，劉夢新，羅家俊，等．一種高性能鑒頻鑒相器的設計［J］．半導體技術，2013，37（7）:538-543．

［4］楊力，蔣春敏，荊友楓．一種基于0．35 μm CMOS工藝的1．2 GHz鎖相環［J］．微電子學，2009，39（4）:496-498．

［5］謝連波，桑紅石，方海濤，等．低功耗CMOS差分環形壓控振蕩器設計［J］．微電子學與計算機，2013，30（5）:104-107．

［6］呂蔭學，劉夢新，羅家俊，等．一種1 GHz多頻帶壓控振蕩器的設計［J］．微電子學與計算機，2013，30（2）:1-5．

［7］王文理，張霞．基于FPGA的全數字鎖相環的設計［J］．電子設計工程，2009（1）:39-40．

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［9］陳劍，楊銀堂．CMOS圖像傳感器研究［J］．電子科技，2007 （9）:17-21．

［10］蔡志明，陳瑩梅，李智群，等．GPS射頻接收芯片中低功耗壓控振蕩器的設計［J］．微電子學，2009，39（6）:790-792．

［11］張海明．頻率源的相位噪聲特性分析 ［J］．無線電通信技術，1999（1）:25-27．

Implementation of a PLL based on standard CMOS process

BAO Jin-hua1，2，LV Yin-xue1，2，LI Bo1，2，ZENG Chuan-bin1，2，BI Jin-shun1，2，LUO Jia-jun1，2
（1．Institute of Microelectronics，Chinese Academy of Sciences，Beijing 100029，China；2．Key Laborator of Silicon Devioe Technology，Chinese Acaokmy of Science，Beijing 100029，China）

A novel PLL based on standard CMOS process was designed and fabricated．The PLL utilizes a novel ring voltage controlled oscillator（VCO）consisting of a voltage-to-current convert circuit and four stages of delay cell．Measured output frequency of the VCO is 387．2～851．2 MHz．With a 15 MHz input signal，the PLL outputs a 60 MHz signal，of which phase noise is around-118dBc/Hz@1 MHz offset and rms jitter of TIE（Time Interval Error，TIE）is 25．27ps．

PLL；VCO；phase noise；jitter

TN432

A

1674－6236（2016）02-0090-03

2015-03-26稿件編號：201503383

國家自然科學基金項目（11179003，61176095）

鮑進華（1989—），男，河南信陽人，碩士研究生。研究方向：高可靠性鎖相環電路設計。