用于非制冷紅外探測器的SAR ADC設計

繆竟鴻，秦戰明，陳力穎

（天津工業大學 電子與信息工程學院，天津　300387）

用于非制冷紅外探測器的SAR ADC設計

繆竟鴻，秦戰明，陳力穎

（天津工業大學 電子與信息工程學院，天津300387）

設計了一種用于非制冷紅外探測器圖像處理的12 bit逐次逼近型模數轉換器（ADC），轉換電壓為2～4 V.其D/A轉換器采用電阻和電容混合結構，節省芯片面積，減小系統復雜度；比較器采用放大鎖存結構，應用失調存儲技術，滿足非制冷紅外芯片圖像處理對ADC速度與精度的要求.芯片采用Global Foundries 0.35 μm混合模式CMOS工藝進行設計和流片.仿真結果表明：在輸入信號為50 kHz、采樣率為1 MS/s時，信納比（SNDR）為72 dB，有效位達到11.6 bit，模擬部分功耗2 mW，滿足非制冷紅外探測器對ADC指標的要求.該設計提高了非制冷紅外探測器的圖像處理能力，消除了ADC外接引入的噪聲.

紅外探測器；非制冷；數模轉換器；比較器；電容陣列

紅外探測器是一種可探測目標的紅外輻射，并通過光電轉換、電信號處理等手段將目標物理的溫度分布圖像轉換為視頻圖像的設備［1］.非制冷紅外探測器的誕生及發展是紅外技術領域一次革命性的飛躍，其衍生的非制冷紅外熱成像技術得到廣泛應用.目前大多非制冷紅外探測器通過外接ADC（模數轉換器）進行信號的模數轉換，容易引入噪聲，不利于對信號的處理.

近年來數字技術迅猛發展，A/D轉換器的速度和精度也大幅度提升，后來出現的流水線型A/D轉換器更被廣泛應用于圖像處理［2］，然而非制冷紅外芯片對圖像處理要求較低，內部時序要求其嵌入一組ADC陣列，單個功率較高的流水線型A/D轉換器并不適合.伴隨CMOS（互補金屬氧化物半導體）工藝技術的提高，逐次逼近型模數轉換器（SAR ADC）以其低功耗、中等分辨率、中等精度、輸出數據不存在延時以及尺寸小的優勢，能和非制冷紅外探測器完美結合［3］.本文設計一種用于非制冷紅外探測器圖像處理的片內逐次逼近型A/ D轉換器.依據紅外圖像的精度和探測器的系統整體要求，本A/D轉換器選用5 V電源，轉化電壓為2～4 V，是采樣率1 Msps的12位逐次逼近型模數轉換器.

1　工作原理

非制冷紅外探測器采用電阻型微測輻射熱計，敏感元是熱敏電阻.當紅外光照在一個探測像素上，被敏感區域吸收，引起其溫度變化，熱量從敏感區流向周圍環境.溫度變化不同引起不同的電阻變化，通過讀出電路對信號進行逐行讀出和積分，每一行信號在上一行信號讀出時積分，并把它轉化成電壓信號，而多路復選信號開關會把每一行信號的響應信號逐一輸出，并通過buffer（緩沖器）電路接到無輸出延時的SAR ADC上進行模數轉換，經DSP（數字信號處理）處理后接到顯示器，視頻標準采用60幀/s的NTSC制.

傳統的逐次逼近式模擬數字轉換器結構由采樣保持電路及執行搜索算法的反饋環組成［4］.在搜索算法中，輸入電壓被數字轉換器的輸出電壓所逼近.這個反饋環由逐次逼近式邏輯模塊、比較器、一個N位的數模轉換器組成.逐次逼近型數模轉換器的核心部分為D/A轉換器和比較器.根據縮放方法劃分，數模轉換器（DAC）分為電流按比例縮放型、電壓按比例縮放型和電荷按比例縮放型.對于低精度的ADC，采用電荷按比例縮放型的DAC（數模轉換器）模塊來實現，但是比較器功耗更大［5］.然而伴隨位數的增加，用于對電容陣列的充電和放電的功耗增多，且電容陣列的電容值呈指數增加.在高位的ADC中，電容陣列要耗費很多面積和功耗，因此降低電容陣列的面積和功耗顯得很重要［6］.本項目中的逐次逼近式ADC采用電阻和電容的混合架構.如圖1為傳統混合架構的SAR ADC的結構框圖.復位后，數字邏輯電路最高位置1，其余位置0，輸出通過電容、電阻陣列轉換成模擬信號，此模擬信號與輸入通過比較器進行比較，比較器的結果控制數字控制邏輯電路進行加權或減權，使得其輸出的數字量逼近輸入的值.

圖1　傳統SAR ADC結構圖Fig.1　Traditional structure of SAR ADC

2 　電路結構設計

本文設計的ADC應用到非制冷紅外芯片內部用于圖像處理，所以ADC的各項指標要根據紅外焦平面的時鐘頻率、響應率、噪聲等效溫差的大小以及信號的動態范圍決定.根據所選用紅外焦平面，主時鐘頻率要求為5 MHz，根據奈奎斯特采樣定理，采樣頻率至少為10 MHz，因為SAR ADC的采樣頻率限制，采用由10個采樣率為1 MHz的ADC組成的陣列可滿足要求，所以單個ADC的功耗與面積需要盡可能降低.紅外焦平面響應率為10 mV/K，噪聲等效溫差為100 mK，動態范圍為2～4 V.由此可確定，ADC的分辨率至少為=1 904，ADC的精度至少為11 bit，為保證系統正常工作，應有一定余量，選定12 bit.

2.1阻容混合型DAC電路

圖1給出了傳統SAR ADC的結構框圖，其一般轉化區間從0 V開始，為了適用于非制冷探測器讀出電路的信號對ADC的要求，把轉化區間設計在了2～4 V，為滿足其面積需求，設計了阻容混合型DAC的電路如圖2所示.

圖2　阻容混合型DAC結構圖Fig.2　Structure of RC hybrid DAC

一個7位（27）電阻串通過開關信號Sn連接到電容陣列的下極板，通過C0的電荷重分配來完成高7位的轉化，電阻串把轉化電壓（2～4 V）單調地分成了128個電壓，通過數字邏輯電路控制開關Swn（0）—Swn （127）和Swp（0）—Swp（127）的開關狀態，因為Swn和Swp由相同的邏輯控制，所以Vrefp總比Vrefn高一個LSB.5位二進制的電容陣列完成低5位的轉化，這些電容的上極板連接到比較器的輸入端，電容的底極板通過開關控制信號Sp1—Sp5、Sn1—Sn5與Vrefp和Vrefn連接，電容C1～C5把一個電阻所分電壓再細分為5 bit，從而完成12位的轉化.由于電容的失配會產生INL，不同電容采用成比例的對管開關［7-8］.基準電壓源產生不隨溫度變化的基準電壓，這個電壓被用作比較器的參考電壓.

阻容混合型DAC電路的工作過程如下：初始化后，進入采樣和保持階段，隨著開關Sf與Sm閉合，電容陣的底極板通過開關控制信號Sn1—Sn5接入信號Vin，上極板連接到Vcom，將電容陣上的失調誤差消除，采樣結束后Sm先斷開，Sf后斷開，以減少電容上電荷的流失，開關Sn閉合，在電阻串中用逐次搜索算法找到輸入電壓所對應的電阻段，即使得Vrefn為小于Vin時所能取到的最大值，通過7個時鐘周期完成高7位的轉化，接著進行低5位的比較，電容陣的底極板切換到一個逐次逼近序列，電容C1—C5的底極板在Vrefp和Vrefn間進行選擇，Sni和Spi的開閉狀態相反，如Sn1閉合，則Sp1斷開，直到DAC的輸出電壓接近VCOM，最終完成12 bit的轉換.此電路結構，由于電阻串是單調的，不管電阻是否失配，高7位都是單調的，電容陣列只轉化了5位，減小電容匹配難度；電容陣列和電阻陣列轉化的位數可以適當調節，電阻陣列增大，可提高轉化速率，但會增加功耗，引入更多開關；電容陣列直接由MOS（金屬-氧化物-半導體場效應晶體管）開關驅動，如果建立開關瞬態過度的時間足夠長，將不會產生失調誤差.逐次逼近型ADC的簡化模型如圖3所示.

圖3　逐次逼近型ADC的簡化模型Fig.3　Simplified model of SAR ADC

圖3（a）電阻電容陣列的輸出電壓為:

式中：Vcom為基準源輸出電壓；Vrefn為前7位電阻陣列的階梯電壓；Vin為輸入采樣電壓，經7個周期后確定Vrefn為Vin所在的階梯電阻的負端電壓.圖3（b）為低5位的簡化模型.這樣DAC的輸出為：

式中：i、j分別為電阻串、電容串位數；VR+為轉化電壓的上限；VR-為轉化電壓的下限.聯立式（2）和式（3）得：

電阻的積分非線性（INL）很差，電容的微分非線性（DNL）很差，因此應該加強電容電阻的匹配，保證INL和DNL達到要求.

2.2比較器

電壓比較器通常分為開環比較器和可再生比較器，比較器的分辨率和分辨延時是不可調和的矛盾，要實現分辨率和速度的折中，最優解決方案就是將前置放大器和latch鎖存器相結合［9-11］.圖4為本設計選用比較器的結構框圖.本文采用帶三級前置運算放大器和latch再生電路的比較器結構，同時采用輸入失調存儲和輸出失調存儲級聯的消失調技術.電容C1、C2均為耦合電容，C1=C2，在復位（失調存儲）階段用于存儲前置放大器的失調電壓，在比較階段用于將前置放大器輸出變化量耦合到二級預放大器輸入端.

圖4　比較器的結構框圖Fig.4　Block diagram of comparator

為了滿足SAR ADC的要求，比較器的分辨率必須達到±0.5 LSB，本設計ADC的1 LSB為483 μV，比較器的增益必須滿足：

式中：VS為比較器的最小輸出擺幅；（VR+-VR-）/212即為ADC的最低有效位（LSB）［12-14］.本設計的比較器預防大級采用三級級聯的運放結構，其中放大器A1，主要對小信號進行快速響應，因此放大器A1的設計帶寬比較大，增益很小；放大器A2和A3采用相同的放大電路，其采用共源共柵的放大結構，減少回程噪聲，其負載采用帶弱正反饋的交叉耦合結構，提高增益；鎖存器采用動態鎖存結構，減小功耗［15］.

由于版圖設計會有性能損失，在電路設計中應該有足夠的設計余量，經設計優化，比較器在5 V電壓下，工作頻率在25 MHz，準確分辨0.2 mV.

3 　版圖設計及仿真結果

SAR ADC的版圖是數字模擬混合集成的版圖，模擬電路比較敏感，電阻電容陣列的失配，比較器的比較延時增大，都會對ADC整體性能產生很大影響.電阻陣要放在一個P+環內，且連接電阻和開關的線應該等寬，長度接近；電容采用中心對稱結構，如圖5所示，在電容陣列的周圍加上偽電容，盡量保證各位的寄生電容成比例.比較器完全采用對稱布局，尤其是每級前置放大器的輸入對管，采用了多插指中心對稱的結構，而且前置放大器與鎖存器分別放在兩個不同的保護環內，減小兩者之間的干擾.ADC整體面積為5 00 μm×1 200 μm.芯片采用Global Foundries 0.35 μm混合模式CMOS工藝進行流片.

圖5　CDAC的版圖布局Fig.5　CDAC layout design

對逐次逼近A/D轉換器進行整體數模混合仿真，設定ADC采樣率為1 MS/s，輸入正弦信號，最大幅值為4 V，最小幅值為2 V，頻率為52.49 kHz，用ADC對輸入信號進行連續采樣，得到4 096個12位二進制數，用MATLAB對數據進行快速傅里葉（FFT）變換，得到頻譜圖，如圖6所示.

圖64096　采樣數據的FFT結果Fig.6　FFT result of 4096 sampling data

由圖6可見，在ADC采樣率為1 MS/s，輸入頻率為50 kHz左右時，SNDR為71.58 dB，有效位為11.6 bit.仿真時模擬電源電壓為5 V，靜態電流為2 mA，滿足非制冷紅外探測器對ADC功耗的要求.

4 結語

本文設計了一個5 V 12位的逐次逼近式ADC，用于紅外芯片片內圖像處理.用電容電阻的混合結構來設計DAC，能縮小芯片面積和系統的復雜度.芯片用0.35 μm的CMOS工藝來設計，仿真結果顯示信噪失真比為71.58 dB，有效位達到11.6 bit，模擬部分功耗2 mW.仿真結果顯示，該ADC能夠完成芯片內部的數模轉換，滿足圖像處理對紅外芯片讀出電路的性能需求.

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Design of SAR ADC for uncooled infrared detector

MIAO Jing-hong，QIN Zhan-ming，CHEN Li-ying
（School of Electronic and Information Engineering，Tianjin Polytechnic University，Tianjin 300387，China）

A 12 bit successive approximation analog to digital converter（ADC）with switching voltage 2-4 V was designed for image processing of uncooled infrared detector.The D/A converter used a RC hybrid structure that minimizes the overall chip area and system complexity.To meet the requirements of the speed and accuracy of ADC，the comparator used the amplifier latch structure，and applied the offset storage technology.The chip was designed and taped out in Global Foundries 0.35 μm CMOS technology.According to the simulation results，the ADC has a signal to noise distortion ratio（SNDR）of 72 dB for a 50 kHz input sine wave at 1 MS/s.The effective number of bits（ENOB）is 11.6 bit，power consumption by the analog portion is 2 mW，these meet the requirements of the uncooled infrared detectors′indicators for ADC.This design improves the image processing capabilities of uncooled infrared detector，eliminating external noise introduced by the ADC.

infrared detector；uncooled；analog-to-digital converter（DAC）；comparator；capacitor array

TN376

A

1671－024X（2016）04－0081－04

10.3969/j.issn.1671-024x.2016.04.014