基于FPGA的DDS雷達(dá)信號設(shè)計(jì)與實(shí)現(xiàn)

陜西長嶺電子科技有限責(zé)任公司產(chǎn)品開發(fā)部　武軍鋒　梁　猛　王圣超　張龍敏

基于FPGA的DDS雷達(dá)信號設(shè)計(jì)與實(shí)現(xiàn)

陜西長嶺電子科技有限責(zé)任公司產(chǎn)品開發(fā)部武軍鋒梁猛王圣超張龍敏

DDS是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波（或其他任意波形）。本文重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)，給出了Cyclone系列的EP1C6Q240I7N芯片進(jìn)行直接數(shù)字頻率合成的方法。

直接；數(shù)字頻率合成（DDS）

1.概述

在雷達(dá)系統(tǒng)的諸多參數(shù)中，雷達(dá)信號形式的設(shè)計(jì)決定了雷達(dá)系統(tǒng)對目標(biāo)參數(shù)的檢測，估計(jì)精度、目標(biāo)識別能力和抗干擾性能等，是雷達(dá)總體設(shè)計(jì)中的一項(xiàng)重要內(nèi)容。尤其在目前復(fù)雜的電子對抗戰(zhàn)中，要求雷達(dá)信號具有寬頻帶、高穩(wěn)定、快速跳變和輸出任意波形的能力，所以好的信號產(chǎn)生單元在雷達(dá)系統(tǒng)中起到越來越重要的作用。

頻率合成技術(shù)在目標(biāo)識別雷達(dá)、航空航天、通信、儀器儀表等領(lǐng)域應(yīng)用非常廣泛，目前，常用的頻率合成技術(shù)有三種：即直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成（DDS）。其中DDS是一種新的頻率合成方法，是電子元器件技術(shù)發(fā)展帶來的必然產(chǎn)物。全數(shù)字化的DDS技術(shù)由于具有頻率切換速度快、頻率分辨率高、頻率穩(wěn)定度高和相位噪聲低等優(yōu)點(diǎn)而越來越受電子工程師的喜愛。DDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波（或其它任意波形）。本文主要討論作者在完成雷達(dá)信號產(chǎn)生板的設(shè)計(jì)過程中如何利用FPGA來實(shí)現(xiàn)一個(gè)DDS系統(tǒng)。文章介紹了利用FPGA產(chǎn)生數(shù)字控制信號，用于控制AD9854芯片產(chǎn)生模擬信號的過程，并給出電路結(jié)構(gòu)及實(shí)際輸出波形等。

2.基于FPGA實(shí)現(xiàn)DDS技術(shù)

本文描述的主要使用FPGA、AD9854和AD9750來實(shí)現(xiàn)2種線性調(diào)頻波形，其余信號為測試波形。利用FPGA來產(chǎn)生AD9854和AD9750所需要的控制信號，在FPGA內(nèi)用Verilog語言和數(shù)字門電路編寫控制程序，通過FPGA接收外部的波形轉(zhuǎn)換信號來選擇需要的波形，以及每個(gè)波形下所需的增益控制信號。

2.1總體方案

該設(shè)計(jì)主要產(chǎn)生的是周期信號，并遵從嚴(yán)格的時(shí)序關(guān)系，根據(jù)FPGA的技術(shù)性能，只要設(shè)計(jì)好其內(nèi)部的控制信號，單靠它來控制就能夠完全滿足項(xiàng)目需求。本方案采用DDS+FPGA+D/A來實(shí)現(xiàn)，DDS采用AD9854芯片，F(xiàn)PGA采用Cyclone系列的EP1C6Q240I7N芯片，D/A采用AD9750芯片。利用設(shè)備系統(tǒng)時(shí)鐘來給FPGA提供時(shí)鐘信號，考慮到單板調(diào)試的便利，在該設(shè)計(jì)中用晶振提供單板調(diào)試時(shí)所用時(shí)鐘，以跳線形式來選擇。在FPGA內(nèi)部使用門電路與Verilog語言編寫AD9854與AD9750以及其它需要的控制信號。其中 AD9854產(chǎn)生工作波形信號，AD9750產(chǎn)生增益控制信號。波形信號產(chǎn)生后經(jīng)過放大電路放大到適當(dāng)幅度，最終經(jīng)過視頻輸出芯片ADG619來輸出。該設(shè)計(jì)的技術(shù)方案可概括如圖1所示。

圖1　技術(shù)方案框圖

2.2FPGA實(shí)現(xiàn)DDS

本文FPGA中采用Altera公司的QuartusⅡ軟件進(jìn)行設(shè)計(jì)，QuartusⅡ軟件支持輸入方式包括：原理圖輸入方式、文本輸入方式、網(wǎng)表文件輸入方式。而本文主要用原理圖輸入方式與文本輸入方式相結(jié)合來完成設(shè)計(jì)。

由FPGA生成數(shù)字控制信號，控制AD9854輸出相應(yīng)頻率的波形，過程分為以下幾步:

（1）頻率控制字PSW的確定。

（2）在系統(tǒng)時(shí)鐘控制下，數(shù)字控制字發(fā)送控制至相位累加器，進(jìn)而不間斷生成實(shí)時(shí)數(shù)字相位值。

（3）根據(jù)相位尋址值查找正弦表，轉(zhuǎn)換成對應(yīng)的數(shù)字幅碼。

3.基于FPGA的硬件實(shí)現(xiàn)

3.1硬件實(shí)現(xiàn)

整個(gè)硬件搭建主要為：DDS+FPGA+D/A。其中DDS采用AD9854芯片，F(xiàn)PGA采用Cyclone系列的EP1C6Q240I7N芯片，D/A采用AD9750芯片，加上一些外圍濾波、控制電路，其硬件系統(tǒng)實(shí)物如圖2所示。

3.2波形測試

硬件完成后，對其輸出波形進(jìn)行測試，設(shè)計(jì)要求為4段線性調(diào)

頻信號組成的波形，為保證波形的完整性，未將每段波形展開，以波形1為例，如圖3所示。

3.3波形帶寬

設(shè)計(jì)要求波形為中心頻率為20MHz±2MHz，對其輸出波形頻域進(jìn)行觀察，見圖4所示。

圖2　系統(tǒng)實(shí)物圖

圖3　工作波形1

圖4　波形1帶寬

3.4雜波抑制比測量

經(jīng)過測試，波形1、2雜波抑制≥52dB，已滿足設(shè)計(jì)要求。

4.結(jié)束語

本設(shè)計(jì)通過FPGA內(nèi)部用硬件描述語言編寫AD9854需要的頻率控制信號，使AD9854按照設(shè)計(jì)要求產(chǎn)生所需的雷達(dá)信號波形，并制作硬件系統(tǒng)，通過測試其輸出波形、帶寬均在設(shè)計(jì)要求之內(nèi)，達(dá)到了設(shè)計(jì)的目的，有良好的實(shí)用性。

［1］陳誠，秦立濤，蘇艷群，闕大順.基于FPGA的DDS信號源設(shè)計(jì)與實(shí)現(xiàn)［J］.電腦與信息技術(shù)，2010，第18卷第2期：10-13.

［2］薛文.DDS任意波形發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)［M］.北京：清華大學(xué)出版社，2007，3.

［3］張濤，陳亮.現(xiàn)代DDS的研究進(jìn)展與概述［J］.電子產(chǎn)品世界，2008（2）：133-136.

武軍鋒（1980-），男，河南開封人，高級工程師，西安電子科技大學(xué)電子工程本科畢業(yè)，從事雷達(dá)系統(tǒng)調(diào)試工藝研究。

梁猛（1982-），男，安徽淮北人，高級工程師，電子科技大學(xué)電子工程本科畢業(yè)，從事雷達(dá)系統(tǒng)電磁兼容設(shè)計(jì)、雷達(dá)天線伺服系統(tǒng)設(shè)計(jì)。

王圣超（1989-），男，湖北仙桃人，工程師，電子科技大學(xué)電子工程本科畢業(yè)，從事雷達(dá)天線伺服系統(tǒng)設(shè)計(jì)。

張龍敏（1988-），女，陜西寶雞人，西安電子科技大學(xué)通信工程本科生，從事雷達(dá)目標(biāo)模擬設(shè)計(jì)。