基于FPGA的數字頻率計設計

北方工業大學　王亞峰　陳　昊　張　軍

基于FPGA的數字頻率計設計

北方工業大學王亞峰陳昊張軍

本設計采用的測頻技術是相檢寬帶測頻技術，這種測量方法消除了傳統測頻、測時儀器存在的±1個數的計數誤差，測量精度較傳統儀器顯著提高，具有很廣闊的應用前景。本文詳述了該技術的基本原理和具體實現。

相檢寬帶測頻技術；FPGA；MCU

1　總體設計

被測信號通過阻抗變換模塊進行阻抗匹配，經過高/低濾波器切換，使得高頻信號通過高頻濾波器，低頻信號通過低頻濾波器。而后低頻信號和高頻信號分別在對應的放大電路上進行信號放大，放大后的信號經過高頻比較和方波整形得到可測方波，期間高/低濾波器切換由FPGA進行控制。

隨著被測信號的頻率升高，儀器的相移分辨力會逐漸減小，因此在本設計中，為增加儀器的測量范圍，當被測信號頻率較高時，信號會通過分頻電路進行分頻。被測信號分為兩種進行處理：當被測信號頻率低于標頻頻率時，信號將首先進行放大整形，之后74LS153雙向電子開關生成信號并送入FLEX 10K芯片中；當被測信號頻率高于標頻頻率時，信號將接入mb506進行分頻與整形，而后經由雙向電子開關74LS153，最后輸入到FLEX 10K中，這里采用的分頻是64分頻。隨后標頻信號和被測信號進入FLEX 10K芯片，經芯片內部的相位重合點脈沖產生電路，產生兩路信號的最小公倍數周期和最大公因子頻率，即產生相位重合。

由標頻信號和被測信號相互作用產生的最小公倍數周期信號和STM32單片機中預先設置的參考門信號同時由FLEX 10K自帶的D觸發器的CP端輸入，實際測量閘門時間信號將在D觸發器的輸出端產生，并用此閘門信號來控制計數器的開啟和關閉，隨后單片機通過存儲和計算計數器在一次測量周期里所計的數，得出被測信號頻率。計算結果交由LCD液晶顯示屏顯示。本設計中的實際測量門，嚴格容納了標頻的整數倍和被測信號的最小公倍數周期，而且此處的最小公倍數周期又嚴格容納了品表信號的整數倍和被測出信號周期。因此在得到實際測量門時間時，消除了技術誤差，保證了測量了準確性。總體設計框圖如圖1所示。

2　硬件設計

2.1阻抗切換電路設計

通過電容和繼電器調節輸入阻抗以實現阻抗匹配。電路如圖2所示。

圖2　電路圖

2.2高頻比較電路

高頻比較電路采用AD96687比較器，電路如圖3所示。

圖3　高頻比較電路

3　同步計數

本文所采用的相檢寬帶測頻技術是一種新型的信號檢測技術，是基于相位重合點和最大公因子頻率等概念逐漸發展而來。其基本原理是利用兩個周期性信號的相位重合點和參考門信號產生新的閘門信號，此閘門信號的時間長度與參考閘門時間的長度基本一致。我們注意到此閘門信號終止時刻和閘門信號起始時刻嚴格對應于兩個相位重合點，如果用利用這種閘門時間，進行信號頻率的測量，可以避免一半頻率測量儀器工作中存在的士1的計數誤差，使頻率測量精度大大提高。

圖4

圖4所示為閘門產生波形，在實際閘門時間里分別對標頻及被測信號計數，設得到的計數值分別為N0和NX，則被測信號的頻率值為：

4　結語

本設計采用了相檢寬帶測頻技術，巧妙地把高測量精度和寬測量范圍結合在一起。另外本文采用的頻率標準是內置高穩壓控晶振，相對傳統儀器的外接原子頻標，成本大大降低。另外考慮帶儀器的老化問題，本文增加了標頻校準功能，保證了在使用老化率相對較高的高穩壓控晶振情況下，保證儀器的測量精度。本文中的技術部分和重合點計算都是在FPGA芯片內部編程實現，在降低了系統復雜程度和成本的同時，提高了系統可靠性。

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