基于FPGA的ADC時(shí)序設(shè)計(jì)

劉亞亞

（商洛學(xué)院數(shù)學(xué)與計(jì)算機(jī)應(yīng)用學(xué)院，商洛 726000）

基于FPGA的ADC時(shí)序設(shè)計(jì)

劉亞亞

（商洛學(xué)院數(shù)學(xué)與計(jì)算機(jī)應(yīng)用學(xué)院，商洛 726000）

隨著機(jī)器視覺領(lǐng)域的快速發(fā)展，圖像實(shí)時(shí)處理的需求越來越迫切，而軟件實(shí)現(xiàn)圖像處理無法滿足實(shí)時(shí)性的需求，且基于專用集成芯片的實(shí)現(xiàn)開發(fā)周期過長，開發(fā)難度過大。針對此提出一種基于FPGA的ADC時(shí)序設(shè)計(jì)。該設(shè)計(jì)以現(xiàn)場可編程門陣列（FPGA）為核心，在ISE10.1和ModelSim仿真軟件環(huán)境下開發(fā)，在Xilinx的XC4VSX55硬件平臺上實(shí)現(xiàn)。最終搭建圖像采集與處理系統(tǒng)的平臺，很好地實(shí)現(xiàn)圖像的實(shí)時(shí)與處理。

FPGA；ADC；圖像采集；仿真

0　引言

隨著現(xiàn)代通信技術(shù)的發(fā)展，ADC信號的實(shí)時(shí)采樣和有效處理在數(shù)字化接收機(jī)中起到重要作用［1］，F(xiàn)PGA提供邏輯控制，雖然以傳統(tǒng)的DSP或單片機(jī)作為CPU 的AD采樣系統(tǒng)控制簡單，但它們不適合完成對復(fù)雜的外圍電路的邏輯控制，而且軟件運(yùn)行速度較低，而FPGA電路設(shè)計(jì)易于軟件仿真，可同時(shí)進(jìn)行采樣控制和信號的處理［2］，且能簡化硬件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā)周期。針對此，基于FPGA的ADC時(shí)序設(shè)計(jì)，能更有效地提高寬帶數(shù)字化接收技術(shù)，更容易硬件實(shí)現(xiàn)。同時(shí)該設(shè)計(jì)還具有比較好的通用性。

1　基于ADC128的時(shí)序設(shè)計(jì)系統(tǒng)

1.1ADC128的時(shí)序信號

ADC12要正常工作，必需獲取好的時(shí)序驅(qū)動信號，而時(shí)序信號的產(chǎn)生需要各種頻率的時(shí)鐘，而系統(tǒng)時(shí)鐘只有一個(gè)，因此，設(shè)計(jì)時(shí)鐘產(chǎn)生功能是ADC128時(shí)序設(shè)計(jì)的基礎(chǔ)。該模塊主要用來產(chǎn)生內(nèi)部的全局清零信號和ADC128工作所需的時(shí)鐘信號。

上電初始時(shí)刻需對FPGA進(jìn)行清零，清除FPGA上電初始時(shí)刻的不穩(wěn)定態(tài)以使FPGA避開外圍電路的不穩(wěn)定狀態(tài)［3-4］。接著產(chǎn)生系統(tǒng)需要的時(shí)鐘信號，時(shí)鐘產(chǎn)生模塊 （CLK_CTRL）接口框圖如圖1所示：

圖1　時(shí)鐘模塊接口圖

FPGA工作時(shí)鐘為40MHz時(shí)鐘，全局異步上電復(fù)位信號和ADC128等各個(gè)模塊所需的時(shí)鐘信號如表1所示。

該模塊內(nèi)部模塊分為內(nèi)部上電復(fù)位信號和時(shí)鐘分頻模塊，下面詳細(xì)介紹內(nèi)部模塊的結(jié)構(gòu)和設(shè)計(jì)。

（1）內(nèi)部上電復(fù)位信號模塊設(shè)計(jì)

該模塊主要用來產(chǎn)生內(nèi)部的全局清零信號。上電初始時(shí)刻對FPGA進(jìn)行清零，清除FPGA上電初始時(shí)刻的不穩(wěn)定態(tài)以使FPGA避開外圍電路的不穩(wěn)定狀態(tài)。

表1　信號說明

輸入數(shù)據(jù)：

內(nèi)部上電復(fù)位信號程序設(shè)計(jì)中用g_rst_x復(fù)位10bit的計(jì)數(shù)器，當(dāng)計(jì)數(shù)器滿時(shí)，即復(fù)位后又延時(shí)1024單位時(shí)間啟動所有時(shí)鐘。將全局時(shí)鐘和內(nèi)部上電復(fù)位信號均放置在全局網(wǎng)絡(luò)上，以提高系統(tǒng)速度和可靠性。系統(tǒng)使用的中間時(shí)鐘信號如表2所示：

表2　系統(tǒng)中間所使用的時(shí)鐘信號

設(shè)計(jì)過程：

（1）5MHz時(shí)鐘 （ccd_5m_clk）是對輸入全局時(shí)鐘——40MHz時(shí)鐘進(jìn)行8倍分頻。每當(dāng)5MHz時(shí)鐘計(jì)數(shù)器（ccd_5m_cnt）的第二位的非為5MHz時(shí)鐘的當(dāng)前狀態(tài)。即每4個(gè)40MHz時(shí)鐘時(shí)間ccd_5m_clk狀態(tài)變一次，周期為5MHz。

（2）1MHz時(shí)鐘 （ccd_1m_clk）是對輸入全局時(shí)鐘_40MHz時(shí)鐘進(jìn)行40倍分頻。每當(dāng)1MHz時(shí)鐘計(jì)數(shù)器（ccd_1m_cnt）記錄到19時(shí) （從零開始），即每20個(gè)40MHz時(shí)鐘時(shí)間 ccd_1m_clk狀態(tài)變一次，并且對1MHz時(shí)鐘計(jì)數(shù)器清零，周期為1MHz時(shí)鐘。

（3）200Hz時(shí)鐘（ccd_200_clk）是通過輸入全局時(shí)鐘——40MHz時(shí)鐘進(jìn)行200倍分頻得到200kHz時(shí)鐘計(jì)數(shù)器，再對200kHz時(shí)鐘計(jì)數(shù)器進(jìn)行1000倍分頻得到。每當(dāng)200kHz時(shí)鐘計(jì)數(shù)器（ccd_200k_cnt）記錄到99時(shí)（從零開始），即每100個(gè)40MHz時(shí)鐘時(shí)間ccd_200_cnt時(shí)鐘計(jì)數(shù)器加1，并且對200kHz時(shí)鐘計(jì)數(shù)器 （ccd_200k_cnt）清零，周期為400kHz時(shí)鐘。每當(dāng)200Hz時(shí)鐘計(jì)數(shù)器（ccd_200_cnt）記錄到999時(shí)（從零開始），即每1000個(gè)400kHz時(shí)鐘時(shí)間ccd_200_clk狀態(tài)變一次，并且對200Hz時(shí)鐘計(jì)數(shù)器清零，周期為200Hz時(shí)鐘。

（4）2Hz時(shí)鐘（ccd_2hz_clk）是對 200Hz時(shí)鐘（ccd_200_clk）進(jìn)行100倍分頻。每當(dāng)2Hz時(shí)鐘計(jì)數(shù)器（ccd_2hz_cnt）記錄到99時(shí)（從零開始），即每100個(gè)400Hz時(shí)鐘時(shí)間ccd_2hz_clk狀態(tài)變一次，并且對2Hz時(shí)鐘計(jì)數(shù)器清零，周期為2Hz時(shí)鐘。

（5）內(nèi)部上電復(fù)位信號（g_rst_x）為零時(shí)，所有信號清零。

在設(shè)計(jì)中的約束主要考慮時(shí)鐘信號在時(shí)鐘沿的一致性，在所有生成時(shí)序中都是以系統(tǒng)時(shí)鐘的上升沿和上電復(fù)位的下降沿為變化的觸發(fā)信號，這樣就保證了時(shí)序的一致性。

用ModelSim作的仿真結(jié)果如圖2所示，可示看出結(jié)果和設(shè)計(jì)要求一致。

圖2　時(shí)鐘仿真結(jié)果

1.2ADC128的串行接口及實(shí)現(xiàn)原理

一種操作的時(shí)序圖和一個(gè)串行接口時(shí)序圖中顯示為：ADC128S102的時(shí)序圖部分。CS為片選信號，啟動轉(zhuǎn)換和串行幀數(shù)據(jù)傳輸。SCLK為串行時(shí)鐘控制信號，控制轉(zhuǎn)換過程和串行數(shù)據(jù)的時(shí)序。串行數(shù)據(jù)輸出的串行數(shù)據(jù)輸出引腳，其轉(zhuǎn)換的結(jié)果是一個(gè)串行發(fā)送數(shù)據(jù)流，MSB是開始第一個(gè)數(shù)據(jù)。要寫入的數(shù)據(jù)ADC128S102控制器放在DIN引腳，即串行數(shù)據(jù)輸入引腳。新的數(shù)據(jù)寫入DIN引腳進(jìn)行轉(zhuǎn)換［5］。

串行幀的開始時(shí)在CS信號的下降沿端的上升沿，每一個(gè)串行幀必須包含16個(gè)上升的SCLK邊緣信號。當(dāng)CS信號為高電平時(shí)ADC的DOUT引腳處于高阻狀態(tài)，否則DOUT引腳處于輸出狀態(tài)。因此，CS相當(dāng)于一個(gè)輸出使能端。同樣，當(dāng)CS為高電平時(shí)，SCLK關(guān)閉不工作。

表3　控制寄存器位

在SCLK的前三個(gè)周期，ADC處于跟蹤模式可以獲取輸入電壓。在后來的13個(gè)SCLK周期轉(zhuǎn)換的完成，數(shù)據(jù)同步輸出。SCLK的第1到4個(gè)下降沿輸出是0，從第5個(gè)開始一直到第16個(gè)輸出的是AD轉(zhuǎn)換結(jié)果，高位先輸出，低位后輸出。假如有多個(gè)數(shù)據(jù)需要轉(zhuǎn)換，ADC將在16個(gè)時(shí)鐘的整數(shù)倍處的下降沿處開始新數(shù)據(jù)的轉(zhuǎn)換，再過4個(gè)時(shí)鐘，進(jìn)入轉(zhuǎn)換結(jié)果輸出階段。

ADC128S102會在三種情況下進(jìn)入跟蹤模式［6］。第一種情形，當(dāng)CS為低電平，SCLK為高電平時(shí)，ADC在SCLK的第一個(gè)下降沿時(shí)會進(jìn)入跟蹤模式。第二種情形，當(dāng)CS變低電平SCLK為低電平，ADC會自動進(jìn)入跟蹤模式而CS的下降沿可被看做是SCLK的第一個(gè)下降沿。第三種情形，當(dāng)CS和SCLK同時(shí)為低電平時(shí)，與此同時(shí)，ADC進(jìn)入跟蹤模式。雖然關(guān)于CS和SCLK的下降沿來說沒有定時(shí)限制，但從表2中可以看出當(dāng)SCLK在上升沿時(shí)為，為了建立和保持CS的低電平有效時(shí)還是有一定的條件限制。

每一次的轉(zhuǎn)換中，數(shù)據(jù)是在8個(gè)SCLK上升沿CS為下降沿時(shí)存儲到DIN引腳的一個(gè)控制寄存器中。控制寄存器裝載指示：要轉(zhuǎn)換的輸入通道的數(shù)據(jù)的隨后的轉(zhuǎn)換。如表3，表4，表5所示。雖然ADC128S102能夠獲得輸入信號的全分辨率的第一轉(zhuǎn)換，即立即上電后第一個(gè)轉(zhuǎn)換結(jié)果將是一個(gè)隨機(jī)選擇的通道。因此，用戶需要將一個(gè)虛擬的轉(zhuǎn)換設(shè)置所需要的通道，將用于所后的轉(zhuǎn)換。

表4　控制寄存器位描述

表5　輸入通道選擇

具體的數(shù)據(jù)采集的過程如圖3所示，圖4所示為圖3的部分放大圖。當(dāng)使能端（en）有效CS信號為低電平時(shí)，運(yùn)用3bit可以選擇6（000-101）路數(shù)據(jù)，進(jìn)入轉(zhuǎn)換器ADC128中進(jìn)行轉(zhuǎn)換。在使能端（en）有效時(shí)，ADC開始轉(zhuǎn)換數(shù)據(jù)。在數(shù)字輸入引腳DIN中按照一個(gè)時(shí)間周期來采集輸入的數(shù)字信號，兩個(gè)是一個(gè)地址。在數(shù)據(jù)輸入所表示的12bit數(shù)據(jù)地址中的第3，4，5位表示數(shù)據(jù)輸入的地址，取出其地址中的數(shù)據(jù)并保存在數(shù)據(jù)緩存器里，可以發(fā)現(xiàn)本次注入，下次轉(zhuǎn)換才有效，所以從時(shí)序關(guān)系看是參數(shù)注入晚于數(shù)據(jù)輸出。

圖3　數(shù)據(jù)采集過程

圖4　數(shù)據(jù)采集過程放大圖

1.3程序流程圖

圖5所示表示的是進(jìn)行程序設(shè)計(jì)的流程圖。敘述了程序進(jìn)行到哪一步所要執(zhí)行的主要職責(zé)和作用。

2　基于FPGA的硬件實(shí)現(xiàn)

ISE的主要功能包括設(shè)計(jì)和規(guī)劃，設(shè)計(jì)輸入、綜合建設(shè)網(wǎng)表、功能仿真、實(shí)現(xiàn)和下載到硬件電路中，涵蓋了FPGA開發(fā)的全過程，從功能上講，其工作流程無需借助任何第三方EDA軟件［7］。

設(shè)計(jì)和規(guī)劃：設(shè)計(jì)FPGA所要實(shí)現(xiàn)的功能然后規(guī)劃模塊及模塊接口［8］。

圖5　程序流程圖

設(shè)計(jì)輸入：用Verilog HDL硬件語言來描述硬件電路所要實(shí)現(xiàn)的功能，并把它加載到模擬仿真軟件中。

綜合建設(shè)網(wǎng)表：把Xilinx本身自帶的綜合工具和其他公司的綜合工具進(jìn)行無縫鏈接。

功能仿真：把模塊好的硬件語言加載到ISE中，實(shí)現(xiàn)仿真，驗(yàn)證是否可以實(shí)現(xiàn)功能仿真。

實(shí)現(xiàn)：把實(shí)現(xiàn)好的程序加載到硬件電路中，查看其在ADC128工程運(yùn)行的硬件環(huán)境。

3　結(jié)語

本文根據(jù)彩色圖像采集系統(tǒng)的發(fā)展趨勢，結(jié)合實(shí)際工程項(xiàng)目，研究并設(shè)計(jì)了一套基于FPGA的ADC時(shí)序設(shè)計(jì)圖像實(shí)時(shí)采集系統(tǒng)，系統(tǒng)性能優(yōu)良，開發(fā)難度較小。因此，具有廣闊的應(yīng)用空間。

［1］王志剛.基于FPGA的高速數(shù)字化接收機(jī)與處理技術(shù)［D］.南京：南京信息工程大學(xué)，2009：1-2.

［2］許孟杰，劉文臣，劉云.基于FPGA的AD采樣設(shè)計(jì)［J］.艦船電子工程，2015，35（1）：34-36.

［3］賀秋實(shí)，郝國法，錢龍.基于FPGA的高速AD轉(zhuǎn)換［J］.電子設(shè)計(jì)工程，2012，20（8）：122-124.

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［7］侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)［M］，1999：3-7.

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Design of ADC Timing Based on FPGA

LIU Ya-ya
（College of Mathematics and Computer Application，Shangluo University，Shangluo 726000）

Along with the rapid development in the field of machine vision，the requirements of real-time image processing has become more and more urgent，and unable to meet the needs of real time image processing software，and based on the realization of the special integrated chip development cycle is too long，difficult to develop.Proposes a ADC timing design based on FPGA，the design takes the field programmable gate array（FPGA）as the core，uses ISE10.1 and ModelSim simulation software environment，in Xilinx XC4VSX55 on the hardware platform.Eventually sets up a platform for the image acquisition and processing system，realizes the real-time and processing of the image.

FPGA；ADC；Image Acquisition；Simulation

1007-1423（2016）27-0046-05DOI：10.3969/j.issn.1007-1423.2016.27.012

劉亞亞（1981-），女，陜西商州人，碩士，講師，研究方向?yàn)橛?jì)算智能和模式識別

2016-07-05

2016-09-15

陜西省教育廳自然科學(xué)研究計(jì)劃項(xiàng)目（No.2013JK0597）、陜西教育科學(xué)“十二五”規(guī)劃2014年課題（No.SGH140749）