65 nm工藝雙層三維靜態(tài)存儲器的軟錯(cuò)誤分析與評估*

李 鵬，郭 維，趙振宇，張民選,2，鄧 全，周宏偉

(1.國防科技大學(xué) 計(jì)算機(jī)學(xué)院， 湖南 長沙 410073；2.國防科技大學(xué) 并行與分布處理國家重點(diǎn)實(shí)驗(yàn)室， 湖南 長沙 410073)

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65 nm工藝雙層三維靜態(tài)存儲器的軟錯(cuò)誤分析與評估*

李 鵬1，郭 維1，趙振宇1，張民選1,2，鄧 全1，周宏偉1

(1.國防科技大學(xué) 計(jì)算機(jī)學(xué)院， 湖南 長沙 410073；2.國防科技大學(xué) 并行與分布處理國家重點(diǎn)實(shí)驗(yàn)室， 湖南 長沙 410073)

新興的三維靜態(tài)存儲器將代替二維靜態(tài)存儲器被廣泛用于高性能微處理器中，但它依然會受到軟錯(cuò)誤的危害。為了能夠快速、自動分析多層管芯堆疊結(jié)構(gòu)的三維靜態(tài)存儲器軟錯(cuò)誤特性，搭建了三維靜態(tài)存儲器軟錯(cuò)誤分析平臺。利用該平臺對以字線劃分設(shè)計(jì)的三維靜態(tài)存儲器和同等規(guī)模的二維靜態(tài)存儲器分別進(jìn)行軟錯(cuò)誤分析，并對分析結(jié)果進(jìn)行對比。研究結(jié)果表明二維和三維靜態(tài)存儲器的翻轉(zhuǎn)截面幾乎相同，但三維靜態(tài)存儲器單個(gè)字中發(fā)生的軟錯(cuò)誤要比二維靜態(tài)存儲器更嚴(yán)重，導(dǎo)致難以使用糾檢錯(cuò)技術(shù)對其進(jìn)行加固。靜態(tài)模式下二維和三維靜態(tài)存儲器敏感節(jié)點(diǎn)均分布于存儲陣列中，表明靜態(tài)模式下邏輯電路不會引發(fā)軟錯(cuò)誤。

三維靜態(tài)存儲器；軟錯(cuò)誤；分析平臺；翻轉(zhuǎn)截面；單粒子翻轉(zhuǎn)；多位翻轉(zhuǎn)

基于三維集成電路(Three-Dimensional Integrated Circuit,3D IC)技術(shù)的三維靜態(tài)存儲器(Three-Dimensional Static Random Access Memory, 3D SRAM)滿足了傳統(tǒng)SRAM設(shè)計(jì)在大規(guī)模、高帶寬、高速訪存等方面的需求。3D SRAM把傳統(tǒng)SRAM劃分到多個(gè)管芯中，有效減小了芯片面積，還使用硅通孔(Through-Silicon-Via, TSV)作為垂直互連，消除了二維設(shè)計(jì)中長互連線帶來的延遲惡化問題[1]。并且3D SRAM中長互連線的減短還可以降低位線負(fù)載過大帶來的功耗[2]。

但3D SRAM依然面臨著輻照導(dǎo)致的軟錯(cuò)誤問題，特別是當(dāng)3D SRAM應(yīng)用于輻照環(huán)境中時(shí)，單粒子轟擊產(chǎn)生單粒子瞬態(tài)(Single Event Transient, SET)和單粒子翻轉(zhuǎn)(Single Event Upset, SEU)[3-4]，導(dǎo)致其不能正常工作。已有研究表明，單粒子會穿過3D IC多層管芯結(jié)構(gòu)，并且在每層管芯上都會引起SET和SEU[5-6]。3D SRAM的多層結(jié)構(gòu)使得軟錯(cuò)誤的產(chǎn)生與傳播更加復(fù)雜，導(dǎo)致軟錯(cuò)誤分析越加困難，進(jìn)而使3D SRAM加固設(shè)計(jì)也難以展開。目前，國內(nèi)外均尚未開展3D SRAM的軟錯(cuò)誤研究工作。因此，分析和研究3D SRAM的軟錯(cuò)誤特性十分必要。

目前的軟錯(cuò)誤分析手段主要包括：實(shí)時(shí)實(shí)驗(yàn)，粒子加速器實(shí)驗(yàn)和模擬實(shí)驗(yàn)[7]。其中模擬實(shí)驗(yàn)同另外兩種手段相比無須實(shí)驗(yàn)芯片，只需要獲取芯片信息和輻照粒子的物理特性行為描述，就可以快速模擬得到軟錯(cuò)誤特性。因此模擬實(shí)驗(yàn)雖然精度有限，但花費(fèi)小、速度快，非常適合于芯片設(shè)計(jì)階段的軟錯(cuò)誤特性分析。

Roche等基于蒙特卡洛模擬搭建集成電路輻照可靠性模擬平臺TIARA(Tool Suite for Radiation Reliability Assessment)[8],TIARA可以評估各種小尺寸工藝下的集成電路軟錯(cuò)誤特性。文獻(xiàn)[9]通過集成粒子傳輸代碼和器件模擬器，搭建了評估中子引發(fā)軟錯(cuò)誤的代碼系統(tǒng)，并成功應(yīng)用于65 nm，45 nm和32 nm工藝集成電路的輻照評估。但這些平臺和代碼系統(tǒng)都是針對傳統(tǒng)的二維集成電路開發(fā)的，不能用于3D IC的輻照特性分析與評估。

1 軟錯(cuò)誤分析平臺搭建

1.1 3D SRAM軟錯(cuò)誤分析平臺框架

3D SRAM軟錯(cuò)誤分析平臺(3D SRAM Soft Error Analysis Platform, 3D SRAM-SEAP)涉及電路網(wǎng)表與版圖信息的處理與分析、3D SRAM模型建立、轟擊粒子信息獲取、激勵(lì)電流源加載、模擬環(huán)境設(shè)置、模擬腳本生成、粒子轟擊模擬、數(shù)據(jù)處理與分析，包括了版圖分析工具Calibre、建模與蒙特卡洛模擬工具Geant4、器件模擬工具TCAD、電路級模擬工具Nanosim、數(shù)據(jù)處理工具ROOT 和腳本工具Shell、Perl，最終獲得3D SRAM的翻轉(zhuǎn)截面、多位翻轉(zhuǎn)(Multi Bit Upset, MBU)特性以及敏感部件(節(jié)點(diǎn))分布。3DSRAM-SEAP的框架如圖1所示。

圖1 3D SRAM-SEAP 框架示意圖Fig.1 Frame schematic of 3D SRAM-SEAP

根據(jù)上述的框架結(jié)果開發(fā)設(shè)計(jì)3D SRAM-SEAP。此分析平臺可進(jìn)行大量隨機(jī)轟擊模擬，通過對多次隨機(jī)模擬結(jié)果的統(tǒng)計(jì)和分析獲得3D SRAM的翻轉(zhuǎn)截面和敏感部件分布。為了更加貼近實(shí)際情況，此平臺中的粒子轟擊位置都是隨機(jī)的，并且轟擊粒子種類和入射能量以及入射角度都是可以設(shè)置的，這樣使得3D SRAM-SEAP的結(jié)果更加接近于實(shí)時(shí)實(shí)驗(yàn)和粒子加速器實(shí)驗(yàn)。

3D SRAM-SEAP的輸入包括3D SRAM的堆疊結(jié)構(gòu)、電路網(wǎng)表、版圖信息、入射粒子信息(入射粒子種類、初始能量、影響范圍等)以及隨機(jī)模擬次數(shù)。下面介紹3D SRAM-SEAP的基本工作流程。

首先，根據(jù)3D SRAM的堆疊結(jié)構(gòu)、版圖尺寸和所使用工藝的信息，在Geant4模擬工具中建立3D SRAM的簡潔模型[5]，例如圖2給出的65 nm 雙層管芯堆疊的SRAM在Geant4中構(gòu)建的模型，表1給出了各層材料和厚度信息。利用Geant4模擬得到粒子在器件層中的轟擊位置、能量、角度等信息[10]。之后根據(jù)轟擊位置信息，并結(jié)合版圖信息和轟擊影響半徑，經(jīng)過計(jì)算得到被轟擊影響的所有器件列表。

圖2 雙層die堆疊3D SRAM的Geant4模型Fig.2 Geant4 model of dual-layer 3D SRAM

表1 模型中單個(gè)die的各層信息

然后，利用電路級模擬工具Nanosim進(jìn)行電路級模擬，模擬中對已得到的粒子轟擊影響范圍內(nèi)器件的漏極加入激勵(lì)電流源，以此來模擬輻照粒子轟擊時(shí)器件漏極產(chǎn)生的瞬態(tài)電流[11]。使用從計(jì)算機(jī)輔助工藝設(shè)計(jì)(Technology Computer Aided Design, TCAD)器件模擬中提取的分段線性(Piece Wise Linear，PWL)電流源來表征粒子轟擊產(chǎn)生的瞬態(tài)電流[12]。為了滿足對不同器件和線性能量傳輸(Linear Energy Transfer, LET)值采用相應(yīng)激勵(lì)電流源的需求，建立PWL電流源查找表。然后利用Nanosim進(jìn)行電路行為模擬，并自動把錯(cuò)誤信息輸出到指定文件中。

最后，集中每次模擬中得到的軟錯(cuò)誤信息數(shù)據(jù)，根據(jù)制定的軟錯(cuò)誤評估體系，利用相關(guān)腳本得到相應(yīng)的數(shù)據(jù)。

除輸入信息之外，3D SRAM-SEAP中的單粒子轟擊影響半徑、轟擊次數(shù)等參數(shù)需要設(shè)定，測試模式需要指定，同時(shí)還要根據(jù)不同輻照環(huán)境和集成電路工藝要求來配置PWL電流源查找表。

1.2 評估體系制定

當(dāng)前對SRAM的評估都集中在翻轉(zhuǎn)截面上，即SRAM發(fā)生軟錯(cuò)誤的概率[13]。除此之外，深亞微米下電荷共享導(dǎo)致的多單元翻轉(zhuǎn)(Multi Cell Upset, MCU)和MBU越來越嚴(yán)重，使得已有SRAM加固設(shè)計(jì)失效。其中MCU是指一次轟擊中SRAM整體產(chǎn)生的多個(gè)翻轉(zhuǎn)，MBU是指一次轟擊中單個(gè)字中產(chǎn)生的多個(gè)翻轉(zhuǎn)。所以當(dāng)前的3D SRAM必須包括對其中產(chǎn)生的MCU和MBU進(jìn)行分析與研究。為了得到3D SRAM的敏感部位，還需對引發(fā)軟錯(cuò)誤的轟擊點(diǎn)進(jìn)行定位，并從大量模擬中找到導(dǎo)致翻轉(zhuǎn)的轟擊節(jié)點(diǎn)位置。綜合考慮上述SRAM軟錯(cuò)誤分析的需要，最終選擇將以下幾個(gè)作為3D SRAM輻照特性的研究對象。

1.2.1 翻轉(zhuǎn)截面

翻轉(zhuǎn)截面又包括總翻轉(zhuǎn)截面，單個(gè)單元翻轉(zhuǎn)(Single Cell Upset, SCU)截面和MCU翻轉(zhuǎn)截面。翻轉(zhuǎn)截面的計(jì)算方法如式(1)所示，其中σ為翻轉(zhuǎn)截面，N1是產(chǎn)生翻轉(zhuǎn)的轟擊次數(shù)，N為總的轟擊次數(shù)，S為SRAM的面積。

(1)

1.2.2 單個(gè)字中SCU總數(shù)(TNMBU)

單個(gè)字中的SCU總數(shù)是指一個(gè)字中發(fā)生翻轉(zhuǎn)的位的總數(shù)，它用于評估MBU。TNMBU越大，說明3D SRAM被轟擊后會產(chǎn)生越嚴(yán)重的MBU，則此時(shí)簡單的錯(cuò)誤糾正編碼(Error Correction Codes, ECC)技術(shù)就會失效，并且利用ECC編碼技術(shù)對此3D SRAM進(jìn)行加固也越加困難。同樣，TNMBU信息也從sim.err文件中獲取。根據(jù)錯(cuò)誤產(chǎn)生時(shí)間和輸入激勵(lì)，計(jì)算產(chǎn)生翻轉(zhuǎn)的字的序號，再根據(jù)sim.err中產(chǎn)生錯(cuò)誤的輸出端口序號可得到產(chǎn)生翻轉(zhuǎn)的位序號。進(jìn)而可以得到每個(gè)字中產(chǎn)生SCU的數(shù)量。

1.2.3 單個(gè)字中最多相鄰翻轉(zhuǎn)數(shù)量(MNMBU)

此分析平臺中另一個(gè)評估MBU特性的量就是一個(gè)字中最多相鄰錯(cuò)誤的個(gè)數(shù)。文獻(xiàn)[14]中提到對于ECC編碼，探測和糾正多個(gè)錯(cuò)誤時(shí)，需要借助相鄰位的信息進(jìn)行驗(yàn)證，如果相鄰位均發(fā)生錯(cuò)誤，則給ECC加固技術(shù)帶來了更大的難題。MNMBU的獲取方法同TNMBU相類似，從sim.err文件中得到單個(gè)字產(chǎn)生的錯(cuò)誤信息后，再判斷產(chǎn)生SCU位的序號是否相連，得到最多相連個(gè)數(shù)即可。

1.2.4 敏感節(jié)點(diǎn)分布

敏感節(jié)點(diǎn)分布即指導(dǎo)致3D SRAM發(fā)生軟錯(cuò)誤的轟擊粒子在其版圖中的位置集合。從敏感節(jié)點(diǎn)的分布中可以找到3D SRAM中最為敏感的部位，針對敏感部位進(jìn)行重點(diǎn)加固，可使加固設(shè)計(jì)事半功倍，得到更好的加固效果。某次轟擊產(chǎn)生軟錯(cuò)誤后，立即追溯此次轟擊模擬中加載的轟擊位置，并且3D SRAM版圖中標(biāo)出此位置。

確定軟錯(cuò)誤特性評估體系后，編寫Perl和Shell腳本從每次電路級轟擊模擬得到的sim.err文件中提取相關(guān)數(shù)據(jù)，再經(jīng)腳本統(tǒng)計(jì)、分析處理后即能得到上述的各個(gè)評價(jià)指標(biāo)。

2 2D SRAM和3D SRAM結(jié)構(gòu)

為了更好地分析3D SRAM的軟錯(cuò)誤特性，將利用3D SRAM-SEAP分析同樣容量的2D SRAM和3D SRAM，其中3D SRAM采用了字線劃分的設(shè)計(jì)方法。通過對比分析兩者的軟錯(cuò)誤特性，得到3D SRAM軟錯(cuò)誤特性有別于2D SRAM的特點(diǎn)。

首先，基于某商用65 nm工藝，使用Memory Compiler工具生成一款存儲規(guī)模為256字×16位的2D SRAM。此款2D SRAM的版圖成矩形，其面積為191.18 μm×82.39 μm。圖3給出了此款2D SRAM版圖結(jié)構(gòu)的示意圖。從圖3中可以看到其存儲陣列被分為4個(gè)塊(bank)，分別被放置于版圖的四個(gè)頂角，版圖中間的“十字”位置上放置了邏輯電路，包括時(shí)鐘電路、譯碼電路、敏感放大器電路和數(shù)據(jù)輸入輸出電路。此款2D SRAM還使用了位交叉技術(shù)，交叉位數(shù)為8，由于位交叉技術(shù)拉開同一個(gè)字中相鄰單元的距離，因此可以有效降低MBU。

圖3 2D SRAM版圖示意圖Fig.3 Layout configuration of 2D SRAM

3D SRAM是把2D SRAM以字線劃分方式從中間切開堆疊而成的，并在一側(cè)加入垂直互連硅通孔(Through-Silicon-Via, TSV)，使得兩層管芯可以進(jìn)行信號傳遞。3D SRAM的版圖結(jié)構(gòu)如圖4所示。因?yàn)?D SRAM版圖中TSV部分不含有器件，不會產(chǎn)生軟錯(cuò)誤，所以轟擊模擬中不會轟擊此部分版圖，故3D SRAM單層有效面積為95.59 μm×82.39 μm。

圖4 3D SRAM版圖示意圖Fig.4 Layout configuration of 3D SRAM

3 分析結(jié)果評估

表2和表3給出了不同測試模式下3D SRAM和2D SRAM的SCU和MCU截面，從ROOT記錄數(shù)據(jù)中可知，本次模擬中粒子入射器件層時(shí)LET值在40 MeV·mg-1·cm-2左右，并且PWL查找表中加入的PWL電流源也是在LET=40 MeV·mg-1·cm-2條件下的模擬中得到的。文獻(xiàn)[14]中給出了LET為40 MeV·mg-1·cm-2時(shí)的翻轉(zhuǎn)截面為2×10-8cm2/bit，而3D SRAM-SEAP得到的2D SRAM的翻轉(zhuǎn)截面約為2×10-7cm2/bit。相差一個(gè)數(shù)量級的原因是文獻(xiàn)中使用的質(zhì)子，而本文使用的是重離子Kr，重離子比質(zhì)子電離電荷的數(shù)量多，因此更容易產(chǎn)生單粒子效應(yīng)(Single Event Effect, SEE)。除去此因素，兩者較為接近，可以證明3D SRAM-SEAP的準(zhǔn)確性。

表2 全0靜態(tài)測試中翻轉(zhuǎn)截面

表3 全1靜態(tài)測試中翻轉(zhuǎn)截面

從數(shù)據(jù)上來看，2D和3D SRAM中SCU 截面均遠(yuǎn)小于MCU截面，這是因?yàn)楸痉治銎脚_把轟擊半徑設(shè)定為1 μm，在1 μm內(nèi)的器件上均加入激勵(lì)電流源，因此每次轟擊多個(gè)器件會產(chǎn)生SET，特別是轟擊存儲陣列時(shí)，轟擊范圍會覆蓋多個(gè)存儲單元，使得多個(gè)存儲單元同時(shí)發(fā)生SEU，因而更容易產(chǎn)生MCU，此點(diǎn)會在下面的敏感節(jié)點(diǎn)分布中被更加清晰地看到。

從2D和3D SRAM的翻轉(zhuǎn)截面數(shù)據(jù)對比來看，3D SRAM和2D SRAM的幾乎相同。一方面3D SRAM雖然進(jìn)行了兩層堆疊，但存儲單元數(shù)量和面積沒有變，從翻轉(zhuǎn)截面計(jì)算公式來看，它和SRAM的結(jié)構(gòu)沒有關(guān)系，而是和轟擊次數(shù)以及產(chǎn)生SEU的次數(shù)有關(guān)；另一方面，3D SRAM中die1和die2中的存儲陣列在垂直方向上是完全重合的，因此在垂直轟擊的條件下，粒子入射到存儲陣列的概率是相同的，因此兩者的翻轉(zhuǎn)截面也相同。結(jié)果中的少許差別是因?yàn)檗Z擊粒子在3D SRAM中不完全以直線傳播，發(fā)生了些許偏差，使得3D SRAM中轟擊到存儲陣列的概率略大。

2D SRAM的TNMBU和MNMBU均為1，說明2D SRAM中一個(gè)字中最多只會出現(xiàn)1個(gè)SCU。而3D SRAM的TNMBU和MNMBU均為2，說明3D SRAM中一個(gè)字則可能出現(xiàn)2個(gè)SCU，并且這2個(gè)SCU可能相鄰。對于2D SRAM，采用8位交叉技術(shù)可以有效避免MBU的發(fā)生。但對于3D SRAM，雖然使用了8位交叉技術(shù)但依然會產(chǎn)生2位相鄰的MBU。這是因?yàn)榇丝?D SRAM中同一個(gè)字的高8位和低8位分別位于die1和die2，并且在同一垂直方向上。因此粒子轟擊時(shí)，一個(gè)字的高8位與低8位可能同時(shí)發(fā)生翻轉(zhuǎn)，其TNMBU是2D SRAM的2倍，并且如果低8位中最高位發(fā)生翻轉(zhuǎn)，而高8位中最低位產(chǎn)生翻轉(zhuǎn)，則就會產(chǎn)生2位相鄰SCU。綜上所述，由于3D SRAM會產(chǎn)生2位相鄰的MBU，因此難以采用ECC技術(shù)對其進(jìn)行加固設(shè)計(jì)。

從分析結(jié)果中發(fā)現(xiàn)全0和全1測試方案下，敏感節(jié)點(diǎn)分布情況相同。圖5給出了全0靜態(tài)模式下，引發(fā)不同翻轉(zhuǎn)數(shù)量的敏感節(jié)點(diǎn)在2D SRAM和3D SRAM版圖中的分布。圖5中不同灰度的點(diǎn)代表引起不同翻轉(zhuǎn)數(shù)量的轟擊位置。從敏感節(jié)點(diǎn)分布圖中還可以看到2D SRAM中最多出現(xiàn)10位的MBU，而3D SRAM中最多出現(xiàn)了20位的MBU，這表明3D SRAM產(chǎn)生的MBU比2D SRAM產(chǎn)生的更加惡劣。

(a) 2D SRAM中敏感節(jié)點(diǎn)分布(a) Sensitive node distributions in 2D SRAM

(b) 3D SRAM中敏感節(jié)點(diǎn)分布(b) Sensitive node distributions in 3D SRAM圖5 兩種SRAM中敏感節(jié)點(diǎn)分布Fig.5 Sensitive node distributions in both 2D SRAM and 3D SRAM

對于2D SRAM而言，所有導(dǎo)致軟錯(cuò)誤的轟擊位置均集中在存儲陣列上，并且導(dǎo)致1個(gè)SCU的敏感節(jié)點(diǎn)都分布在存儲陣列的邊界上。這說明在靜態(tài)模式下，SRAM只有存儲陣列是敏感的，轟擊組合邏輯不會導(dǎo)致軟錯(cuò)誤。這是因?yàn)榇鎯卧谌魏喂ぷ鲿r(shí)刻都是敏感的，而組合邏輯在靜態(tài)模式下即使轟擊后產(chǎn)生SET，但SET不會沿著路徑傳播而導(dǎo)致軟錯(cuò)誤。導(dǎo)致較少數(shù)量SCU的敏感節(jié)點(diǎn)均分布在存儲陣列邊界，這是因?yàn)楫?dāng)粒子轟擊存儲陣列邊界時(shí)，其敏感范圍只會覆蓋一小部分存儲單元，其余覆蓋的是邏輯電路，而邏輯電路不會導(dǎo)致SCU，因此只有其覆蓋的存儲單元發(fā)生了SCU。

對于3D SRAM而言，由于其面積只有2D SRAM的一半，并且轟擊的粒子數(shù)量相同，故其敏感節(jié)點(diǎn)要比2D SRAM的更為密集。3D SRAM的敏感節(jié)點(diǎn)分布基本同2D SRAM的相同，不同的是導(dǎo)致數(shù)量較少SCU的敏感節(jié)點(diǎn)落入到了組合邏輯中。通過檢查模擬結(jié)果，發(fā)現(xiàn)導(dǎo)致此種情況的原因有以下兩個(gè)：①粒子轟擊在die1的邏輯電路中，與材料原子核發(fā)生碰撞發(fā)生極大偏轉(zhuǎn)，轟擊到die2的存儲陣列中導(dǎo)致了SEU；②粒子與材料碰撞發(fā)生核反應(yīng)發(fā)出次粒子，主級粒子轟擊邏輯電路，而次級粒子轟擊存儲陣列導(dǎo)致了SEU。

4 結(jié)論

針對3D SRAM的多層堆疊結(jié)構(gòu)搭建了3D SRAM軟錯(cuò)誤分析平臺。此平臺通過大量隨機(jī)電路級轟擊模擬，得到了多種翻轉(zhuǎn)截面、單字中MBU信息以及敏感節(jié)點(diǎn)分布，利用這些參數(shù)可以對其軟錯(cuò)誤特性進(jìn)行分析。根據(jù)分析結(jié)果可以指導(dǎo)3D SRAM加固設(shè)計(jì)。使用此3D SRAM軟錯(cuò)誤分析平臺對規(guī)模相同的2D SRAM和3D SRAM進(jìn)行了分析，其中3D SRAM采用字線劃分設(shè)計(jì)。分析結(jié)果表明3D SRAM和 2D SRAM的翻轉(zhuǎn)截面幾乎相同，但3D SRAM一個(gè)字中最多翻轉(zhuǎn)數(shù)量和最多相鄰翻轉(zhuǎn)數(shù)量均是2D SRAM的兩倍，說明3D SRAM比2D SRAM更加難以用ECC技術(shù)進(jìn)行加固。在靜態(tài)模式下，2D 和3D SRAM的敏感節(jié)點(diǎn)均分布于存儲陣列中，因此，SRAM的邏輯電路不會導(dǎo)致軟錯(cuò)誤。

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Soft error analysis and evaluation of dual-layer 3D SRAM based on 65 nm technology

LI Peng1, GUO Wei1, ZHAO Zhenyu1, ZHANG Minxuan1,2, DENG Quan1, ZHOU Hongwei1

(1.College of Computer, National University of Defense Technology, Changsha 410073, China;2. National Key Laboratory for Parallel and Distributed Processing, National University of Defense Technology, Changsha 410073, China)

The 3D SRAM (three-dimensional static random access memory) will take the place of 2D SRAM (two-dimensional static random access memory), and will be widely used in high performance microprocessor. However, 3D SRAM still suffers from the dangers of soft error. A novel 3D SRAM soft error analysis platform was designed for studying the soft error characteristic of 3D SRAM. The soft error characteristic of the designed 3D SRAM and the original 2D SRAM were analyzed by using our designed platform. It is found that 3D SRAM and 2D SRAM have the same upset cross section, but the soft error of 3D SRAM is more serious than that of 2D SRAM, which makes it difficult to harden 3D SRAM by using error correction codes technologies. At the static test mode, the upset sensitive nodes were only distributed in the memory array of both 3D SRAM and 2D SRAM. It indicates that the logic circuit can’t induce soft error at static test mode.

three-dimensional static random access memory; soft error; analysis platform; cross section; single event upset; multi cell upset

10.11887/j.cn.201605004

http://journal.nudt.edu.cn

2015-11-11

國家自然科學(xué)基金資助項(xiàng)目(61373032，61303069)；高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金資助項(xiàng)目(20124307110016)

李鵬(1986—)，男，吉林吉林人，工程師，博士，E-mail：li1986p@163.com

TN386.1

A

1001-2486(2016)05-020-06