增強工藝偏差容忍度的帶隙基準電壓源設計

俞 淼, 羅小華, 盧宇峰, 李益航

(浙江大學 超大規(guī)模集成電路研究所， 浙江 杭州 310027)

表1 不同工藝參數(shù)下的基準電壓輸出情況

表2 電流正態(tài)分布

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增強工藝偏差容忍度的帶隙基準電壓源設計

俞 淼, 羅小華*, 盧宇峰, 李益航

(浙江大學 超大規(guī)模集成電路研究所， 浙江 杭州 310027)

隨著CMOS工藝特征尺寸的減小，帶隙基準電壓源在制造過程中因器件失配和工藝波動易導致實際輸出電壓和目標值發(fā)生偏離，降低芯片成品率.為此提出將Pelgrom失配模型引入電路設計中，分別從器件參數(shù)、電路結(jié)構(gòu)、版圖布局三方面對亞微米級的電路進行工藝偏差優(yōu)化.基于華潤上華(CSMC)0.5 μm工藝以及Hspice軟件仿真，顯示基準源輸出電壓為1.232 54 V，偏差小于5 mV.流片測試結(jié)果表明,應用此設計的三通道LED驅(qū)動控制芯片成品率達到96.8%，輸出電流達到(18±0.5)mA的芯片占99.6%以上.

工藝偏差；失配；帶隙基準電壓；閾值偏差；失調(diào)；成品率

帶隙基準電壓源具有高精度、低溫漂、高電源抑制比等優(yōu)點[1]，廣泛應用于各種電路.隨著CMOS工藝特征尺寸的進一步減小，工藝偏差對基準源電路性能和芯片成品率的影響越來越顯著[2-3].主要表現(xiàn)為失配問題，即制造過程中由物理工藝上的偏離或隨機波動導致設計上相同的2個或多個電阻或MOS管在參數(shù)或性能上有所差異[4].

針對失配問題，傳統(tǒng)的解決方法主要有：①流片后根據(jù)基準電壓的實測結(jié)果調(diào)整電阻值，使其輸出電壓滿足要求，但會大大增加重復制版成本.②通過蒙特卡羅仿真預測并根據(jù)預測結(jié)果修改參數(shù).蒙特卡羅分析是一種基于隨機數(shù)預測結(jié)果的數(shù)學統(tǒng)計方法，即給定電路元器件參數(shù)容差的統(tǒng)計分布規(guī)律，具體流程為用偽隨機數(shù)求得器件參數(shù)的隨機抽樣序列，分別對這些隨機抽樣序列進行直流、交流小信號和瞬態(tài)分析，根據(jù)多次分析的結(jié)果估算電路性能.但蒙特卡羅模型分析過程復雜且耗時長[5]，普適性不佳.本文提出在器件參數(shù)選取、電路結(jié)構(gòu)設計和版圖布局時引入失配模型，通過分析失配原因，優(yōu)化參數(shù)，從而減輕失配造成的影響.

1 失配模型

目前用于計算失配的模型主要有2類：①適用于亞微米級的平方律模型[6]；②適用于深亞微米級、納米級的BSIM3、BSIM4等模型.本文采用的工藝為亞微米級，因此以平方律模型為理論基礎(chǔ).器件失配的平方律模型來源于漏電流的數(shù)學方程，由偏差傳遞方程(POV)表征失配統(tǒng)計的方差σ2.設y是關(guān)于隨機變量x的函數(shù)，y=f(x)，則y的絕對偏離誤差Δy和方差σ2(y)可用式(1)表示：

(1)

模擬電路中，MOSFET通常在飽和狀態(tài)下工作，結(jié)合式(1)和飽和電流公式，漏電流的偏差可表示為

(2)

其中，r表示σVTH和σβ之間的相關(guān)系數(shù).但理論和實驗數(shù)據(jù)表明相關(guān)系數(shù)r值很小，可以忽略[6]，因此式(2)的末項可以舍去.漏電流的偏差可表示為

(3)

其中，Aβ和AVTH分別描述電流增益常數(shù)和閾值電壓的偏差，其值由制造工藝決定.

在此基礎(chǔ)上，PELGROM[7]指出，MOSFET的漏電流失配不僅與W、L相關(guān)，還與晶體管的間距、方向有關(guān)：

(4)

其中，W、L分別為MOSFET的溝道寬度和長度，DX是器件之間的距離，AP表示器件物理參數(shù)(如氧化層厚度、摻雜濃度、注入深度等)的隨機誤差，對器件的電學特性(如電流增益常數(shù)β、閾值電壓VTH等)產(chǎn)生影響.SP描述的是器件物理參數(shù)的梯度誤差，可以通過版圖的共質(zhì)心技術(shù)消除.由式(4)可得VTH和β的偏差表達式：

(5)

從電路參數(shù)設計的角度出發(fā)，可以忽略器件之間距離DX的影響.PAPATHANASIOU[8]在Pelgrom的基礎(chǔ)上提出了更簡化的失配模型：

(6)

2 基于工藝偏差的核心電路設計

基于標準CMOS工藝，WIDLAR[9]于1971年提出了一種帶隙參考電壓源技術(shù),得到不依賴于電源電壓且不受溫度影響的直流電壓源.但實際帶隙基準電壓源會受溫度和工藝偏差的影響，文獻[10-12]分別提出了溫度補償方法.本文通過器件參數(shù)選取和電路結(jié)構(gòu)設計來抑制工藝偏差.

2.1 基于失配的器件設計

模擬電路中，器件失配主要表現(xiàn)為由工藝偏差導致設計上相同的2個或多個電阻或MOS管在參數(shù)或性能上有所差異，從而影響最終的輸出結(jié)果.根據(jù)式(4)，通過合理設置器件的W、L值可有效減小器件失配的局部偏差.針對MOSFET、電阻和三極管的失配問題，從電路參數(shù)選取上進行優(yōu)化.

2.1.1 MOS管失配

2.1.2 電阻失配

根據(jù)式(4)，電阻的偏差可以表示為

(7)

其中，KR是物理參數(shù)的隨機偏差，由制造工藝決定；SR是物理參數(shù)的梯度誤差，由布局布線時距離不等引起.

針對器件失配的局部偏差，可以忽略器件間距離DX的影響，因此電阻的偏差主要由W、L決定，面積大的匹配性能優(yōu)于面積小的.根據(jù)精度要求，令偏差σR≤0.5%，由式(7)可得WL的最小值.結(jié)合電路設計上對阻值的約束條件，計算而得的電阻長度和寬度在滿足電路設計的要求下有效抑制了失配.

2.1.3 三極管失配

帶隙基準電壓源電路中的三極管用標準CMOS工藝實現(xiàn)，如圖1所示.其中N阱中的P+區(qū)作為發(fā)射區(qū)，N阱本身作為基區(qū)，P型襯底作為集電區(qū)，且集電極必須接地.相比于雙極型工藝，這種垂直結(jié)構(gòu)的PNP管的β值更小.

圖1 CMOS工藝中三極管的實現(xiàn)Fig.1 Transistor in CMOS technology

在帶隙基準電壓源設計中，失配問題對ΔVBE的影響更為顯著.在同一工藝下，設2個三極管的β和發(fā)射極電流IE都相等，發(fā)射極的面積之比為N，根據(jù)埃伯斯-莫爾方程，ΔVBE的表達式如式(8)所示：

(8)

其中，IE為發(fā)射極電流，rb為基區(qū)等效電阻，VT為熱電壓，是溫度的電壓當量，因此ΔVBE的偏差主要由電流增益常數(shù)β和基區(qū)等效電阻rb引起.根據(jù)式(5)，β的偏差可通過增大晶體管面積來抑制，但版圖中晶體管模塊所占比例較大，增大面積會顯著增加制造成本.

2.2 基于工藝偏差的電路結(jié)構(gòu)改進

通過合理選取參數(shù)可有效減少器件失配，但在實際電路中，小的器件偏差仍可能被放大輸出，從而影響最終性能.本文從運算放大器偏差、運放失調(diào)影響和電流源偏差三方面來分析工藝偏差對帶隙基準電壓源的影響，并提出了參數(shù)改進方法.

2.2.1 運算放大器偏差分析

運放的失調(diào)分為系統(tǒng)失調(diào)和隨機失調(diào)，系統(tǒng)失調(diào)主要由電路結(jié)構(gòu)決定，而隨機失調(diào)主要由差分輸入管的失配引起.下文將分析圖2所示電路結(jié)構(gòu)的運放隨機失調(diào).

圖2 運放電路圖Fig.2 Schematic of OP-AMP

(9)其中,gm3、gm1分別為M3、M1的跨導，VOV(1-2)為M1、M2的過驅(qū)動電壓差.結(jié)合閾值電壓失配式(6)和失調(diào)電壓式(9)，得到減小運放失調(diào)的方法:

①增大管子面積，減小由于閾值電壓失配引起的失調(diào)；

③減小M1、M2的過驅(qū)動電壓差.

2.2.2 運放失調(diào)對帶隙基準電壓的影響

帶隙基準電壓源的設計原理是利用三極管VBE的負溫度系數(shù)特性和2個三極管之間ΔVBE的正溫度系數(shù)相互抵消，使基準源輸出電壓的溫度系數(shù)為0.運放失調(diào)電壓的引入，使基準源的輸出不再是單純的VBE和ΔVBE的線性疊加.如圖3所示，Vos表示運放的失調(diào)電壓.

圖3 含失調(diào)電壓的帶隙基準電壓源電路Fig.3 Bandgap with offset voltage

(10)

在匹配性設計的基礎(chǔ)上，增大ΔVBE(1-2)可進一步減小運放失調(diào)電壓帶來的影響.結(jié)合式(10)和圖3，增大ΔVBE(1-2)有2種方法：①設置R2=mR1，使Q1和Q2的集電極電流之比為m，則ΔVBE(1-2)=VTln(mn)，但電阻的失配遠大于MOS管的失配[14]，不能滿足有效減小偏差的設計目標.②每個分支都采用2個pn結(jié)串聯(lián)，使ΔVBE(1-2)增加了一倍.但在標準CMOS工藝下(見圖1)，PNP雙極晶體管的串聯(lián)形式很難實現(xiàn)，因此采用射極跟隨形式.如圖4所示，為了保障偏置電流具有相同的溫度特性，用PMOS電流源(M1、M2、M3、M4)代替電阻.但雙極晶體管射極跟隨方式會增大基準源的輸出電壓，不符合輸出電壓在1.25 V左右的設計目標,因此通過引入M5支路進行電流復制，使輸出滿足要求.帶隙基準電壓源的輸出電壓為

(11)

圖4 含電流源偏置的帶隙基準電壓源電路Fig.4 Bandgap with current source bias

2.2.3 電流源偏差影響

PMOS電流源的引入可確保晶體管的偏置電流具有相同的溫度特性，但電流源的失配同時會引入偏差，從而影響帶隙基準電壓源的性能.其中PMOS電流源的失配主要由設計指標相同的M1、M2管之間以及M3、M4管之間的閾值電壓的偏差引起.設M1和M2有閾值偏差ΔVTH(1-2)，M3和M4有閾值偏差ΔVTH(3-4)，則由電流源M1、M2的閾值電壓偏差引起的ΔVBE為

(12)

其中，ID1、ID2是M1、M2提供的偏置電流，|VGS-VTH|2是M2的過驅(qū)動電壓.閾值電壓偏差較小，根據(jù)ln(1+α)≈α(α→0)和式(12)，由M1和M2的閾值偏差引起的基準源輸出電壓偏差可近似為

(13)

同理可得由M3和M4的閾值偏差引起的基準源輸出電壓偏差為

(14)

同一工藝下，ΔVTH1=ΔVTH2=ΔVTH[15]，且M2、M4的過驅(qū)動電壓相等.由式(13)、(14)得電流源閾值偏差引起的基準源輸出電壓偏差為

(15)

(16)

3 版圖優(yōu)化

3.1 MOS管的版圖布局

由于在光刻及圓片制造過程中不同軸向?qū)a(chǎn)生不同特性，因此需要著重考慮版圖布局中相同設計參數(shù)的MOS管對稱性問題.本文采用的晶體管寬度較大，若使用2個管子沿x軸并排放置，相鄰2個管子之間會引起柵氧電容變化ΔCOX，則沿x軸上會有顯著的梯度誤差.而采用交叉耦合布局，可有效抑制線性梯度效應.如圖5所示，將晶體管分成2個寬度為原來一半的晶體管，其中MOS管M1由相距最遠的m1a、m1b并聯(lián)而成，M2由相鄰的m2a、m2b并聯(lián)而成.M1流過的電流為m1a、m1b上的電流之和，M2流過的電流為m2a、m2b上的電流之和，則β1=μn(COX+COX+3ΔCOX)=β2，有效抑制了線性梯度效應.而添加虛擬晶體管可以保證m1a+m1b和m2a+m2b的周圍環(huán)境一致，進一步減小偏差.

圖5 MOS管版圖Fig.5 Layout of MOSFET

3.2 電阻的版圖布局

根據(jù)式(4)，電阻的整體偏差受梯度誤差和電阻間距的影響.因此采用共質(zhì)心交叉布局，即使用相同的單位電阻通過串聯(lián)或并聯(lián)的方式來保證取向相同.如圖6所示，將R1和R2分成較短的電阻單位，平行放置呈相間排布，可有效提高R1和R2間的匹配性.

圖6 電阻版圖Fig.6 Layout of resistance

3.3 三極管的版圖布局

三極管在版圖設計上采用共質(zhì)心對稱布局，來減小梯度誤差.如圖7所示，Q1置于布局中心，Q2以8個等面積的晶體管呈環(huán)繞式相連，這種對稱性設計有利于晶體管周圍的環(huán)境保持一致，從而減小失配偏差.式(8)中提到的基區(qū)等效電阻主要由連線電阻和接觸孔電阻組成，可采用多打接觸孔和寬金屬連線等方法抑制偏差.

圖7 三極管版圖Fig.7 Layout of transistor

4 實驗結(jié)果與分析

基于工藝偏差設計的帶隙基準電壓源模塊已應用于三通道LED驅(qū)動控制芯片中，并完成CSMC 0.5 μm工藝下的流片.如圖8所示，芯片總面積為595×743 μm2，帶隙基準電壓模塊面積為179×316 μm2，占12.8%.通過不同工藝角(corner)下Hspice對輸出電壓的直流仿真和芯片輸出電流的實測結(jié)果來驗證此設計，可有效抑制工藝偏差造成的影響，保證芯片的成品率.

圖8 LED驅(qū)動芯片版圖Fig.8 Layout of LED driver chip

4.1 Hspice仿真結(jié)果

基于MOS管和電阻的工藝偏差，對帶隙基準電壓源輸出電壓進行CSMC 0.5 μm工藝下的Hspice仿真.表1為供電電壓5 V、溫度25 ℃時在不同工藝角下的直流仿真.典型情況下基準電壓值為1.232 54 V，不同corner下的偏差范圍為±4.9 mV.圖9所示為-20～140 ℃時不同corner情況下的直流仿真結(jié)果.電阻偏差相同時，同一溫度下，3種情況MOS管的偏差基本在±1 mV以內(nèi)，符合0.1%的指標要求.MOS管偏差相同時，同一溫度下，3種情況電阻偏差較大，基本在±5 mV以內(nèi)，這符合電阻失配較嚴重的理論分析和0.5%的指標要求.

表1 不同工藝參數(shù)下的基準電壓輸出情況

Table 1 Output voltage in different corners

圖9 -20～140 ℃時不同corner情況下的直流仿真Fig.9 DC response in different corners(T is from-20 to 140 ℃)

4.2 流片測試結(jié)果

圖10 RGB三通道電流分布Fig.10 Currents of RGB channels

表2 電流正態(tài)分布

Table 2 Normal distribution of currents

5 結(jié) 論

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YU Miao, LUO Xiaohua, LU Yufeng, LI Yihang

(InstituteofVLSIDesign,ZhejiangUniversity,Hangzhou310027,China)

Bandgap voltage reference design with enhanced tolerance of process variations. Journal of Zhejiang University(Science Edition), 2016,43(6):689-695

As the feature size of CMOS technology is scaled down, devices mismatch and process tolerance will lead to deviation in bandgap reference voltage, which significantly impacts manufacturing cost by decreasing yield. Based on the Pelgrom’s mismatch model, this paper proposes a design methodology from three aspects: parameters, schematic and layout. Hspice simulation result shows that the output of the bandgap reference circuit is (1.232 54±0.005)V in CSMC 0.5 μm technology. Applying this design in 3 channels LED driver chips, the test results indicate that the yield reaches 96.8%, while the chips that meet the output current requirements of (18±0.5) mA account for above 99.6%.

process variations; mismatch; bandgap voltage reference; threshold deviations; offset; yield

2015-12-04.

浙江省自然科學基金資助項目(LY15F040001).

俞 淼(1991-)，ORCID:http://orcid.org/0000-0002-8110-1334，女，碩士，主要從事超大規(guī)模集成電路研究，E-mail:yumiao@zju.edu.cn.

*通信作者，ORCID:http://orcid.org/0000-0002-2807-2386,E-mail:luoxh@vlsi.zju.edu.cn.

10.3785/j.issn.1008-9497.2016.06.013

TN 386

A

1008-9497(2016)06-689-07