一種SATA III失調(diào)鎖相環(huán)擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)

龍 強(qiáng) ，田 澤，唐龍飛，王 晉

(1.中航工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

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一種SATA III失調(diào)鎖相環(huán)擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)

龍 強(qiáng)1,2，田 澤1,2，唐龍飛1,2，王 晉1,2

(1.中航工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

擴(kuò)頻時(shí)鐘產(chǎn)生器可以分散頻率諧波的能量、減小單位帶寬內(nèi)的輻射能量，因此，擴(kuò)頻時(shí)鐘產(chǎn)生器廣泛應(yīng)用在SATA III等系統(tǒng)中。給出了一種基于失調(diào)鎖相環(huán)技術(shù)的SATA III擴(kuò)頻時(shí)鐘產(chǎn)生器的設(shè)計(jì)方法。在擴(kuò)頻時(shí)鐘產(chǎn)生器中，一個(gè)低頻擴(kuò)頻信號(hào)和一個(gè)直接數(shù)字頻率合成器進(jìn)行頻率合成，然后和一個(gè)高頻信號(hào)混頻，產(chǎn)生一個(gè)更高的調(diào)制參考源。擴(kuò)頻時(shí)鐘產(chǎn)生器采用1.2 V 0.13 μm CMOS工藝，功耗為21.16 mW,主要的頻率功率減小了16 dB，芯片面積0.7*0.45 mm2。測試結(jié)果表明,采用失調(diào)鎖相環(huán)技術(shù),擴(kuò)頻時(shí)鐘產(chǎn)生器具有較低的時(shí)鐘抖動(dòng),較小的EMI輻射功率，較好地滿足了SATA III的需求 。

擴(kuò)頻時(shí)鐘產(chǎn)生器；鎖相環(huán)；SATA III；失調(diào)

0 引言

電磁干擾是電子產(chǎn)品尤其是SOC(片上系統(tǒng))中一個(gè)必須處理的嚴(yán)重問題。擴(kuò)頻時(shí)鐘技術(shù)是降低電磁干擾的影響最有效的方法之一。擴(kuò)頻時(shí)鐘技術(shù)將中心頻率附近的能量分散到一個(gè)較寬的帶寬中，因此減小了時(shí)鐘頻率的基波和高次諧波的電磁干擾。在參考文獻(xiàn)[1]中，給出了幾種擴(kuò)頻技術(shù)，第一種擴(kuò)頻技術(shù)是通過直接調(diào)制壓控振蕩器的控制電壓來達(dá)到輸出信號(hào)的擴(kuò)頻，但是工藝的變化會(huì)影響工作頻率的精度[2]。第二種方法是通過結(jié)合相位差值技術(shù)的多相位輸出時(shí)鐘源來實(shí)現(xiàn)擴(kuò)頻功能，但是相位差值器的非線性會(huì)嚴(yán)重降低擴(kuò)頻時(shí)鐘的性能[3]。第三種方法是用精確的數(shù)字控制來調(diào)制分頻器[4]，通過小數(shù)頻率合成器的輔助來實(shí)現(xiàn)高精度的擴(kuò)頻時(shí)鐘，但是這種方法會(huì)引入低頻雜散，必須通過Sigma-Delta調(diào)制器來進(jìn)行噪聲整形[5]，因此，帶寬被鎖相環(huán)的窄帶寬或者非線性而限制在一定的范圍內(nèi)，同時(shí)也增加的電路設(shè)計(jì)的復(fù)雜度。

針對(duì)上述幾種擴(kuò)頻時(shí)鐘產(chǎn)生器的優(yōu)缺點(diǎn)，本文提出了一種失調(diào)鎖相環(huán)擴(kuò)頻時(shí)鐘產(chǎn)生器的結(jié)構(gòu)，失調(diào)鎖相環(huán)技術(shù)通過調(diào)制輸入?yún)⒖夹盘?hào)來實(shí)現(xiàn)擴(kuò)頻功能。采用較高的輸入?yún)⒖紩r(shí)鐘頻率可以增大帶寬、減小參考時(shí)鐘的時(shí)鐘周期，當(dāng)任何噪聲注入到環(huán)路的時(shí)候，鑒頻鑒相器(PFD)可以快速地校準(zhǔn)輸入誤差，在擴(kuò)頻時(shí)鐘產(chǎn)生器的輸出端達(dá)到較低的本征抖動(dòng)。

1 系統(tǒng)結(jié)構(gòu)

1.1 失調(diào)鎖相環(huán)

失調(diào)鎖相環(huán)廣泛應(yīng)用在低成本全球移動(dòng)通信(GSM)手持終端的發(fā)射路徑中。失調(diào)鎖相環(huán)由一個(gè)經(jīng)典的鎖相環(huán)和失調(diào)下混頻器構(gòu)成，其系統(tǒng)架構(gòu)如圖1所示[6]。

圖1 失調(diào)鎖相環(huán)系統(tǒng)架構(gòu)

失調(diào)鎖相環(huán)將調(diào)制的中頻信號(hào)混頻至射頻載波頻率，并跟蹤帶通濾波器的濾波信號(hào)，在不需要雙工器的情況下可以抑制GSM接收頻帶內(nèi)的噪聲信號(hào)。失調(diào)鎖相環(huán)與經(jīng)典鎖相環(huán)的不同，在于失調(diào)鎖相環(huán)的壓控振蕩器的輸出不變，而重新產(chǎn)生頻率調(diào)制參考輸入。失調(diào)鎖相環(huán)的這種特性適用于低成本和低功耗的無線收發(fā)器等應(yīng)用領(lǐng)域。

1.2 擴(kuò)頻時(shí)鐘產(chǎn)生器架構(gòu)

基于失調(diào)鎖相環(huán)OPLL和直接數(shù)字頻率合成器(DDFS)的擴(kuò)頻時(shí)鐘產(chǎn)生器的電路結(jié)構(gòu)如圖2所示。

圖2 擴(kuò)頻時(shí)鐘產(chǎn)生器

擴(kuò)頻時(shí)鐘產(chǎn)生器由2個(gè)環(huán)路構(gòu)成，環(huán)路1產(chǎn)生一個(gè)高頻參考時(shí)鐘使得環(huán)路2具有更寬的帶寬。環(huán)路2是一個(gè)失調(diào)鎖相環(huán)，將擴(kuò)頻時(shí)鐘的輸出鎖定在調(diào)制的參考輸入信號(hào)上面。通過選擇合適的帶寬，級(jí)聯(lián)的鎖相環(huán)具有較小的抖動(dòng)[7-9]。如果第一級(jí)鎖相環(huán)可以實(shí)現(xiàn)一個(gè)適度頻率的低相位噪聲壓控振蕩器，那么通過鎖相環(huán)的級(jí)聯(lián)可以大大減輕參考頻率和壓控振蕩器的相位噪聲問題。DDFS產(chǎn)生一個(gè)30～60 MHz的擴(kuò)頻信號(hào)，擴(kuò)頻信號(hào)和環(huán)路1的輸出信號(hào)進(jìn)行單邊帶混頻，為PFD產(chǎn)生一個(gè)參考時(shí)鐘信號(hào)。在不被Sigma-Delta量化噪聲影響的情況下，DDFS對(duì)于低頻調(diào)制來說具有較小的頻率分辨率和快速的頻率切換。為了簡化和驗(yàn)證基于失調(diào)鎖相環(huán)的擴(kuò)頻時(shí)鐘產(chǎn)生器的功能，DDFS信號(hào)和環(huán)路2的8.04 GHz的參考源由片外提供。

擴(kuò)頻時(shí)鐘產(chǎn)生器中的失調(diào)鎖相環(huán)的工作原理如圖3所示。信號(hào)fin/4和fddfs通過混頻器A混頻，在PFD的輸入端產(chǎn)生一個(gè)fref=fin/4-fddfs的參考信號(hào)，參考信號(hào)介于1.95～1.98 GHz之間；混頻器B將fin/4和輸出信號(hào)fout相混頻，在PFD的反饋端口產(chǎn)生一個(gè)fdb=fout-fin/2的反饋信號(hào)。

圖3 失調(diào)鎖相環(huán)工作原理

當(dāng)失調(diào)鎖相環(huán)鎖定在參考信號(hào)fref時(shí)，反饋信號(hào)fdb和參考信號(hào)fref完全等價(jià)，如式(1)所示：

(1)

得到：

(2)

fout介于5.97～6 GHz之間。

1.3 帶內(nèi)噪聲

在典型的鎖相環(huán)中，壓控振蕩器的相位噪聲、參考信號(hào)的抖動(dòng)和鎖相環(huán)其他模塊的噪聲在輸出端引入了抖動(dòng)，在小于鎖相環(huán)的環(huán)路帶寬處的頻偏處的抖動(dòng)貢獻(xiàn)表現(xiàn)為帶內(nèi)噪聲。鎖相環(huán)的帶內(nèi)噪聲嚴(yán)重依賴于鎖相環(huán)的輸出頻率和參考頻率。低頻抖動(dòng)取決于電荷泵的噪聲，電荷泵噪聲電流轉(zhuǎn)換成輸出相位噪聲的傳輸函數(shù)如式3所示[8]:

(3)

式中，SiCP為電荷泵的電流噪聲譜，ICP為電荷泵電流，N為分頻比。N/ICP與鎖相環(huán)的環(huán)路帶寬成反比，由式(3)可知，環(huán)路帶寬越大，帶內(nèi)噪聲越小；同時(shí)，在大的帶寬下，VCO貢獻(xiàn)較小的噪聲，因此在輸出端產(chǎn)生較小的抖動(dòng)。本文設(shè)計(jì)的失調(diào)鎖相環(huán)的帶寬為5 MHz，遠(yuǎn)大于典型鎖相環(huán)的帶寬和DDFS 33 kHz的調(diào)制頻率。

2 電路結(jié)構(gòu)

2.1 單邊帶混頻器

單邊帶混頻器I/Q信號(hào)的失配影響其性能，因此，混頻器的輸出信號(hào)不是一個(gè)理想的正弦信號(hào)；除了失配之外，由于單邊帶混頻器的輸入信號(hào)諧波的交叉乘積項(xiàng)引入的非線性會(huì)在整個(gè)頻帶內(nèi)引入雜散。在本文中，采用雙平衡單邊帶混頻器，雙平衡單邊帶混頻器如圖4所示，雙平衡單邊帶混頻器取消了尾電流，提高了混頻器的線性度，同時(shí)可以提高混頻器的電壓裕度，適合高速運(yùn)算[10]。

圖4 雙平衡單邊帶混頻器

2.2 壓控振蕩器

本文采用了一個(gè)采用片上電感的LC互補(bǔ)壓控振蕩器，壓控振蕩器具有低相位噪聲、低功耗的特點(diǎn)，壓控振蕩器的電路圖如圖5所示。

圖5 壓控振蕩器

采用NMOS和PMOS互補(bǔ)的結(jié)構(gòu)，降低了壓控振蕩器的功耗，提高了壓控振蕩器的輸出信號(hào)的幅度，降低了壓控振蕩器的噪聲。采用了一個(gè)差分的電感，極大地減小了電感所占用的芯片面積。由于積累型的NMOS可變電容器具有單調(diào)的C-V曲線，因此采用了這種結(jié)構(gòu)，保證了VCO具有固定的增益，同時(shí)可變電容器提供的15%的調(diào)諧范圍較好的補(bǔ)償了PVT的變化對(duì)VCO增益的影響。在仿真的情況下，VCO在1 MHz的頻率偏移處達(dá)到了-110 dBc/Hz的相位噪聲[11]。

2.3 鑒頻鑒相器

由于鑒頻鑒相器采用高頻的輸入?yún)⒖碱l率，因此，本文采用了預(yù)充電的鑒頻鑒相器[11]，它由2個(gè)同樣的帶有異步復(fù)位信號(hào)的D觸發(fā)器構(gòu)成，輸出信號(hào)的激活直接依賴于輸入信號(hào)，因此它不存在同時(shí)使電荷泵的UP、DN信號(hào)同時(shí)開啟的門延遲，對(duì)電荷泵的充放電電流的失配的要求大幅降低。預(yù)充電鑒頻鑒相器的電路圖如圖6所示。

圖6 鑒頻鑒相器電路圖

2.4 分頻器

單邊帶混頻器通過正交信號(hào)來產(chǎn)生2個(gè)頻率的加、減操作。所采用的壓控振蕩器具有很高的震蕩頻率，為了適應(yīng)高速分頻的需求，分頻器采用了無尾電流的CML電路，產(chǎn)生單邊帶混頻器所需要的5.97～6 GHz的正交信號(hào)[12]。分頻器的電路圖如圖7所示。分頻器由2個(gè)CML D觸發(fā)器構(gòu)成主從結(jié)構(gòu)，在設(shè)計(jì)過程中綜合考慮電路的功耗和速度，采用合適的晶體管尺寸。

圖7 CML分頻器

3 測試結(jié)果分析

本文設(shè)計(jì)的擴(kuò)頻時(shí)鐘產(chǎn)生器采用TSMC 0.13 μm CMOS工藝，芯片顯微照片如圖8所示。

圖8 擴(kuò)頻時(shí)鐘產(chǎn)生器芯片顯微照片

8.04 GHz的射頻輸入信號(hào)和4相正交頻率調(diào)制信號(hào)由安捷倫N4901A和泰克AWG520片外產(chǎn)生。

輸出信號(hào)擴(kuò)頻之前與擴(kuò)頻之后的頻譜如圖9所示，通過對(duì)比2個(gè)輸出頻譜，可以輕易地得出，采用33 kHz的三角波調(diào)制輸入?yún)⒖碱l率,電磁干擾減小了19.98 dB,向下擴(kuò)頻了30 MHz,滿足SATA III擴(kuò)頻5 000 ppm的設(shè)計(jì)要求。

圖9 輸出頻譜

在1.2 V的電源電壓下，擴(kuò)頻時(shí)鐘產(chǎn)生器消耗21.16 mW的功率，也滿足了電子類產(chǎn)品低功耗的需求。整個(gè)芯片面積僅有0.7*0.45 mm2。

擴(kuò)頻時(shí)鐘產(chǎn)生器的性能指標(biāo)如表1所示。

表1 擴(kuò)頻時(shí)鐘產(chǎn)生器性能指標(biāo)

4 結(jié)束語

采用失調(diào)鎖相環(huán)技術(shù)和DDFS技術(shù)實(shí)現(xiàn)了具有擴(kuò)頻功能的三角波調(diào)制擴(kuò)頻時(shí)鐘產(chǎn)生器，詳細(xì)分析了擴(kuò)頻時(shí)鐘產(chǎn)生器的系統(tǒng)架構(gòu)以及帶內(nèi)噪聲，并給出了擴(kuò)頻時(shí)鐘產(chǎn)生器中壓控振蕩器、分頻器和鑒頻鑒相器的設(shè)計(jì)電路，最后給出了實(shí)驗(yàn)結(jié)果，各項(xiàng)指標(biāo)滿足了SATA III對(duì)擴(kuò)頻時(shí)鐘的要求。

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Design on a SATA III SSCG Based on Offset Phase Locked Loop

LONG Qiang1,2,TIAN Ze1,2,TANG Long-fei1,2,WANG Jin1,2

(1.Aeronautical Computing Technique Research Institute,AVIC,Xi'an Shaanxi 710068,China;2.Aeronautical Science and Technique Key laboratory of Integrate circuit and Micro-system Design,Xi'an Shaanxi 710068,China)

In this paper,a spread spectrum clock generator(SSCG)based on Offset phase-locked loop(OPLL)technique for Serial AT Attachment 3(SATA III)is given.The SSCG can spread the energy of frequency harmonics and reduce the radiated power per unit bandwidth,so,the spread spectrum generator is widely applied in SATA III system.In the proposed architecture,a low frequency spread spectrum signal is synthesized by a direct digital frequency synthesizer(DDFS)and mixed with a high frequency signal to produce a higher modulated reference clock.The SSCG is manufactured by using a 0.13um CMOS process technology,and the chip area is 0.7*0.45mm2,the main tone power is reduced by 16dB and the power consumption is only 21.16mW from power supply of 1.2V.The test results show that the SSCG has low clock jitter,low EMI radiate power by using OPLL technology,which can satisfy the requirement of SATA III.

SSCG;OPLL;SATA III;EMI

10.3969/j.issn.1003-3114.2016.06.19

龍 強(qiáng)，田 澤，唐龍飛，等.一種SATA III失調(diào)鎖相環(huán)擴(kuò)頻時(shí)鐘產(chǎn)生器設(shè)計(jì)[J].無線電通信技術(shù),2016,42(6):73-76.

2016-07-19

龍 強(qiáng)(1979—),男,工程師，博士,主要研究方向?yàn)?射頻集成電路鎖相環(huán)以及射頻前端。田 澤(1967—),男,研究員，博士,主要研究方向?yàn)?VLSI設(shè)計(jì)、SoC設(shè)計(jì)方法學(xué)、嵌入式微處理器體系結(jié)構(gòu)與VLSI實(shí)現(xiàn)、嵌入式應(yīng)用系統(tǒng)開發(fā)。

TN792

A

1003-3114(2016)06-73-4