基于SABL的抗DPA攻擊可重構加法器設計

錢浩宇, 汪鵬君, 張躍軍, 丁代魯

(寧波大學電路與系統研究所,浙江寧波 315211)

基于SABL的抗DPA攻擊可重構加法器設計

錢浩宇, 汪鵬君, 張躍軍, 丁代魯

(寧波大學電路與系統研究所,浙江寧波 315211)

差分功耗分析(Differential Power Analysis,DPA)通過分析密碼器件處理不同數據時的功耗差異來盜取密鑰。運用具有功耗獨立特性的靈敏放大型邏輯(Sense Amplifier Based Logic,SABL)設計密碼器件可以有效防御DPA攻擊。通過對SABL電路與傳統加法器原理的研究,提出了一種能夠抗DPA攻擊的可重構加法器設計方案。首先,結合SABL電路特點得到具有抗DPA攻擊性能的加法器電路;然后利用控制進位方式構成可重構加法器,支持4個8位數據或2個16位數據的加法運算。Spectre模擬驗證表明,該加法器邏輯功能正確,與傳統加法器相比功耗獨立性能提升了97%,防御DPA攻擊性能明顯。

抗DPA攻擊; SABL; 可重構加法器; 信息安全

隨著集成電路和計算機技術的發展,密碼器件廣泛應用于智能卡、電子商務等領域,極大地保證了系統的安全。然而,密碼器件在處理不同數據時,其能量消耗、運行時間和電磁輻射等物理信息與所處理的數據具有一定的相關性。于是,攻擊者常利用這些物理信息攻擊密碼器件獲取密鑰信息,此方法被稱為旁道攻擊(Side Channel Attack,SCA)[1-2]。在一系列旁道攻擊技術中,差分功耗分析(Differential Power Analysis,DPA)技術是一種常見且很有效的旁道攻擊方法,嚴重威脅到密碼器件的安全性[3-4]。近年來人們提出了許多差分動態雙軌預充邏輯實現抗DPA攻擊,例如三態雙軌預充邏輯(Three-Phase Dual-Rail Pre-charge Logic,TDPL)[5-6]、絕熱動態差分邏輯(Adiabatic Dynamic Differential Logic,ADDL)[7-8]和靈敏放大型邏輯(Sense Amplifier Based Logic,SABL)[9-10]等。相比SABL,TDPL通過引入額外的放電階段平衡功耗,使其能量消耗增大,若攻擊者修改時鐘生成單獨的放電階段功耗,則大大降低TDPL抗DPA攻擊性能;ADDL時序控制復雜,且與CMOS電路交互時需設計復雜的接口電路。由于具有很好的抗DPA攻擊性能、與CMOS電路兼容性好等優點,SABL逐漸成為防御DPA攻擊的主要方法。

加法運算是最常用的運算操作,理論上乘、減和除運算都能轉化為加法運算[11]。加法器是組成算術運算器的最基本部件,廣泛應用于各種數字加密系統中處理不同字長的數據[12]。由于靜態互補CMOS電路只有在輸出信號發生0→1翻轉時才消耗能量,這種不對稱的功耗特征為差分功耗分析成功破解傳統密碼器件提供了突破口。鑒此,本文利用SABL消耗能量與所處理數據相互獨立的特征,提出了一種能夠防御DPA攻擊的可重構加法器設計方案。首先分析靜態互補CMOS電路與SABL電路功耗特性,然后根據4位超前進位加法器的原理,采用SABL邏輯門電路設計該加法器電路,再利用4位超前進位加法器電路構成可重構超前進位加法器電路,最后在TSMC 65nm CMOS工藝下,用Spectre工具模擬驗證所設計加法器邏輯功能的正確性和抗DPA攻擊性能。

1 SABL電路

靜態互補CMOS電路的總功耗由靜態功耗Pstat、動態功耗Pdyn和短路電流功耗Pdp三部分構成[13],如式(1)所示。

(1)

其中:Ptotal為CMOS電路的總功耗;Pstat為漏電流引起的功耗;Pdyn為對負載電容充放電引起的功耗;Pdp為電路導通一瞬間直流通路短路引起的功耗。一般情況下,Pstat和Pdp都很小,而Pdyn占據了Ptotal的主要部分。表1給出了靜態互補CMOS反相器的功耗特性,可得,輸出信號只有在0→1翻轉時,電源才對負載電容進行充電,消耗能量,而在0→0、1→0、1→1 的情況下,并不對負載電容進行充電。由此可見,靜態互補CMOS電路功耗與所處理的數據具有一定的相關性,這也成為展開差分功耗分析的基礎。

表1 靜態互補CMOS反相器功耗特性

SABL首先由Tiri于2002年提出[14],其邏輯單元結構如圖1(a)所示,由求值管M1、差分下拉網絡(Differential Pull-Down Network,DPDN)、交叉耦合反相器、預充管M2、M3和常導通管M4構成。它是一種動態雙軌預充邏輯,工作過程分為預充和求值兩個階段。當時鐘控制信號clk=0時,電路進入預充電階段,兩個輸出都被預充至高電平;當時鐘控制信號clk=1后,電路工作在求值階段,無論輸入信號如何,一個輸出保持高電平,一個輸出降為低電平。圖1(b)給出了SABL非門的電路圖,當時鐘控制信號clk=0時,預充管M2和M3導通,互補輸出都被置為高電平;之后時鐘控制信號clk=1,求值管M1導通,差分下拉網絡根據輸入信號為交叉耦合反相器中的一個提供接地通路,從而對應的反相器輸出發生跳變,實現非門的邏輯功能。

表2 SABL非門功耗特性

圖1 SABL單元結構(a)及非門(b)電路圖

圖2 SABL邏輯門

2 基于SABL電路可重構加法器設計

2.1 基于SABL電路加法器設計

加法器是數字加密系統中非常重要的運算部件,它直接影響著加密系統的安全性。特別是隨著攻擊技術的發展,具有抗DPA攻擊的加密系統對加法器的各項性能提出了更高的要求。

(2)

(3)

(4)

(5)

由表3加法器在求值階段進位情況可知,當A·B=1時,進位輸出C0=1;而當A?B=1時,進位輸出C0=C-1,即進位只由A和B決定,而與低位的進位無關,故定義兩個中間信號:進位產生信號G和進位傳輸信號P,其邏輯關系如式(6)、式(7)所示。

(6)

(7)

則式(2)～ 式(5) 可以分別表示為

(8)

(9)

表3 防御DPA攻擊的加法器真值表

(10)

(11)

式(8)～式(11)即為1位超前進位加法器的邏輯表達式,式(8)、式(9)為和產生部分,式(10)、式(11)為進位產生部分。由式(10)、式(11)類比可得4位超前進位加法器的進位產生部分邏輯表達式如下:

(12)

(13)

(14)

(15)

clk·(G2+P2G1+P2P1G0+

(16)

(17)

clk·(G3+P3G2+P3P2G1+

P3P2P1G0+P3P2P1P0C-1)+

(18)

(19)

結合SABL電路的結構特點,由式(12)～ 式(19)可得到4位超前進位產生電路及符號如圖3所示。由文獻[15]可知,動態電路對輸入存在單調性的要求,即當動態門進入求值階段后,它的輸入只能單調上升或保持不變。由于SABL電路級聯時上一級輸出存在從高電平變為低電平的情況,違反單調性要求,故可在兩級SABL門之間插入靜態CMOS反相器,把單調下降的信號變成單調上升的信號,從而能夠直接輸入到下一級門中。同時由于插入的反相器在電路中是對稱的,充電、放電的總電容保持平衡,故不會破壞整體電路功耗的獨立性。

綜合式(6)～式(9)和圖3可得基于SABL電路具有抗DPA攻擊性能的4位超前進位加法器電路,如圖4所示。當時鐘控制信號為低電平時,加法器電路各模塊進入預充電階段,互補的4位和輸出與進位輸出都被置為高電平;當時鐘控制信號變為高電平后,加法器電路各模塊處于求值階段,根據互補輸入得到正確的互補輸出信號。

2.2 支持可重構加法器設計

圖3 4位超前進位產生電路(a)及符號(b)

圖4 4位超前進位加法器電路

圖5 支持可重構加法器電路

3 實驗結果與分析

采用TSMC 65 nm CMOS工藝器件參數,使用Spectre工具對設計的基于SABL電路的4位超前進位加法器電路進行仿真分析。其中SABL各邏輯門的PMOS寬長比為120 nm∶60 nm,晶體管M4寬長比為120 nm∶60 nm,其他NMOS寬長比均取240 nm∶60 nm;靜態反相器選用TSMC標準單元庫中的INVD0。圖6給出了該加法器的部分模擬波形,其中工作頻率為100 MHz,輸入被加數A3A2A1A0、加數B3B2B1B0和進位Cin分別為“10100001…”、“11000010…”和“01101011…”。從圖6可以看出,當clk=0時,加法器處在預充電階段,各輸出信號均被預充至高電平;當clk=1時,加法器進入求值階段,輸出C3S3S2S1S0為“10110…”,與實際結果一致,證明所設計的電路邏輯功能正確。

將所設計的4位超前進位加法器與傳統4位超前進位加法器[12]進行比較,以不同時鐘周期內的電源電流、功耗的差異來反映電路的抗DPA攻擊性能,Spectre仿真結果如圖7所示。比較圖7(a)、圖7(c)可知,文獻[12]加法器電源電流特性依賴輸入信號,在不同輸入信號時會產生相對應的電流,而本文設計的加法器在每一個時鐘周期內,無論輸入信號如何,都具有大致相同的電源電流特性。同理,比較圖7(b)、圖7(d)可知,本文設計的加法器在不同的時鐘周期內都具有一致的功耗曲線,具有功耗獨立于輸入信號的特性,能夠有效抵御DPA攻擊。

歸一化功耗差(Normalized Energy Deviation,NED)和歸一化標準差(Normalized Standard Deviation,NSD)是衡量電路抗DPA攻擊性能的常用標準[16],其定義如下:

(20)

(21)

圖6 基于SABL電路的4位超前進位加法器部分模擬波形

圖7 文獻[12]加法器電流曲線(a)及功耗曲線(b);本文設計的加法器電流曲線(c)及功耗曲線(d)

方法工藝角Emax/fJEmin/fJDE/fJE—/fJσE/fJNED/%NSD/%功耗/mW本文TT156．6155．281．32155．840．30．840．1915．55SS128．09126．91．19127．360．250．930．212．74FF194．83193．251．581940．370．810．1919．38FS143．23142．131．1142．670．250．770．1814．26SF134．14132．841．3133．380．270．970．213．33文獻[12]TT88．365．6682．720．5513．993．5967．642．06

4 結束語

由于差分功耗分析在實際應用中易于實現且成功率高,對密碼器件的安全性構成了極大的威脅。本文通過將具有功耗獨立特征的靈敏放大邏輯和傳統的超前進位加法器原理結合起來,提出了一種能夠有效抵御DPA攻擊性能的可重構加法器設計方案。采用TSMC 65 nm CMOS工藝,通過Spectre工具對電路進行仿真分析,實驗結果表明,該設計具有正確的邏輯功能,相比傳統加法器電路,其功耗獨立性能提升了97%,能夠有效地抵御差分功耗分析。

[1]KOCHER P,JAFFE J,JUN B.Differential power analysis[C]//Proceedings of the 19th Annual International Cryptology Conference on Advances in Cryptology.New York:Springer-Verlag,1999:388-397.

[2]MCCANN D,EDER K,OSWALD E.Characterising andcomparing the energy consumption of side channel attack countermeasures and lightweight cryptography on embedded devices[C]//IEEE International Workshop on Secure Internet of Things.Vienna:IEEE,2015:65-71.

[3]XIE Jun,SUN Wei,GU Dawu,etal. Research on differential power analysis of HMAC-SM3[C]//International Conference on Computer Science and Intelligent Communication.Zhengzhou,China:IEEE,2015:103-106.

[4]王晨旭.密碼芯片抗功耗攻擊技術研究[D].哈爾濱:哈爾濱工業大學,2013.

[5]AKKAYA N E C,ERBAGCI B,CARLEY R,etal.A DPA-resistant self-timed three-phase dual-rail pre-charge logic family[C]//IEEE International Symposium on Hardware Oriented Security and Trust.Washington,DC:IEEE,2015:112-117.

[6]MOUNIKA K,RAJENDAR S,NARESH R.A charge recycling three phase dual rail pre-charge logic based flip-flop[J].International Journal of VLSI Design & Communication Systems,2014,5(6):35-42.

[7]MONTEIRO C,TAKAHASHI Y,SEKINE T.Charge-sharing symmetric adiabatic logic in countermeasure against power analysis attacks at cell level[J].Microelectronics Journal,2013,44(6):496-503.

[8]MORRISON M A,RANGANATHAN N,LIGATTI J.Design of adiabatic dynamic differential logic for DPA-resistant secure integrated circuits[J].IEEE Transactions on Very Large Scale Integration Systems,2014,23:1-9.

[9]WANG Pengjun,ZHANG Yuejun,ZHANG Xuelong.Design of two-phase SABL flip-flop for resistant DPA attacks[J].Chinese Journal of Electronics,2013,22(4):833-837.

[10]郝李鵬,汪鵬君,張躍軍.具有抗差分能量攻擊性能的JK觸發器設計[J].電路與系統學報,2012(6):117-123.

[11]汪鵬君,郝李鵬.基于MSMV的抗差分能量攻擊電路設計及其應用[J].電路與系統學報,2012(5):98-103.

[12]閻石.數字電子技術基礎[M].第5版.北京:高等教育出版社,2006:160-214.

[13]JAN M R,ANANTHA C,BORIVOJE N.數字集成電路:電路、系統與設計[M].第2版.北京:電子工業出版社,2008:155-167.

[14]TIRI K,AKMAL M,VERBAUWHEDE I.Adynamic and differential CMOS logic with signal independent power consumption to withstand differential power analysis on smart cards[C]//European Solid-state Circuits Conference.Florence,Italy:IEEE,2002:403-406.

[15]NEIL H E W,DAVID H.CMOS超大規模集成電路設計[M].第3版.北京:中國電力出版社,2006:278-290.

[16]BONGIOVANNI S,OLIVIERI M,SCOTTI G,etal.A flip-flop implementation for the DPA-resistant delay-based dual-rail pre-charge logic family[C]//Mixed Design of Integrated Circuits and Systems.Gdynia:IEEE,2013:163-168.

Design of Resistant DPA Attack Reconfigurable Adder Based on SABL

QIAN Hao-yu, WANG Peng-jun, ZHANG Yue-jun, DING Dai-lu

(Institute of Circuits and Systems,Ningbo University,Ningbo 315211,Zhejiang,China)

Differential power analysis (DPA) steals the secret key by analyzing the power consumption of the cryptographic device in dealing with different data.By the SABL (Sense Amplifier Based Logic) with power dissipation independent characteristics to design the cryptographic devices,DPA attacks can be effectively prevented.By analyzing the SABL circuit and the traditional adder principle,this paper proposes a reconfigurable adder design scheme capable of resisting DPA attack.Firstly,the adder circuit with resisting DPA attack performance is obtained by combining the characteristics of SABL circuit.And then,the reconfigurable adder is constructed by using the control carry method,which can support four 8 bit operands or two 16 bit operands.The results via Spectre simulation show that the proposed scheme has correct logic function,whose power independent performance increases by 97% and performance of resistant DPA attack is significant,compared with the traditional adder.

resistant DPA attack; SABL; reconfigurable adder; information security

1006-3080(2017)01-0097-08

10.14135/j.cnki.1006-3080.2017.01.016

2016-05-25

國家自然科學基金(61274132)

錢浩宇(1991-)，男，碩士生，主要從事低功耗集成電路和信息安全芯片理論及設計方面的研究。

汪鵬君，E-mail: wangpengjun@nbu.edu.cn

TN918.4

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