高速大容量雙冗余機載雷達數據記錄儀設計

張志偉，靳 鴻，崔建峰，王 健，李祖博

(1.中北大學 電子測試技術國家重點實驗室，山西 太原 030051；2.中北大學 儀器科學與動態測試教育部重點實驗室，山西 太原 030051；3.北方自動化控制技術研究所，山西 太原 030006)

高速大容量雙冗余機載雷達數據記錄儀設計

張志偉1,2，靳 鴻1,2，崔建峰1,2，王 健3，李祖博1,2

(1.中北大學 電子測試技術國家重點實驗室，山西 太原 030051；2.中北大學 儀器科學與動態測試教育部重點實驗室，山西 太原 030051；3.北方自動化控制技術研究所，山西 太原 030006)

針對高速機載雷達數據傳輸速度快、數據量龐大的特點，設計了一種基于FPGA的高速大容量雙冗余載雷達數據存儲系統。系統以FPGA為邏輯控制中心，采用高速FIFO和Flash流水線操作實現了高速雷達數據無縫緩存和連續高速存儲，并采用二維無效塊檢測列表刷新算法保證了雙冗余數據的可靠性，減少了FPGA內部資源的占用。試驗結果表明：系統工作穩定，記錄數據完整準確，能夠實現對傳輸速率為24 MiB/s高速并行雷達數據的雙冗余存儲。

飛行器儀表、設備；機載雷達數據；雙冗余；高速FIFO；Flash流水線操作

機載雷達能夠準確地探測相關目標的距離、速度、方位等狀態參數，在保證飛機器的飛行安全方面起著重要的作用。在飛行器飛行試驗中，機載雷達數據存儲系統作為重要的記錄設備，記錄著飛行器的重要工作環境參數和飛行動態參數，為飛行器機載雷達的改進設計提供了可靠的試驗依據。隨著機載雷達數據傳輸速度以及數據量的不斷增加，要求記錄儀具有存儲容量大、存儲速度塊、存儲數據完整度高等特點[1-3]。針對相關課題的技術指標及要求，設計了一種基于FPGA的高速大容量雙冗余機載雷達數據存儲系統。

1 系統總體設計

某機載雷達回波數據的發送接口采用了驅動芯片DS90LV047A；雷達回波數據的發送形式為：8位并行數據DB[7∶0]、1位時鐘信號CLK和1位寫使能信號wren；所有數據都采用LVDS低壓差分形式進行傳輸，數據傳輸速率為24 MiB/s;要求數據以字節為單位進行存儲，存儲容量不小于30 GiB，且雙冗余存儲。雷達回波數據發送時序如圖1所示,wren跳變與時鐘上升沿之間的延遲時間tp≤20 ns。

雷達回波數據存儲系統實現的功能是：接收8位并行LVDS數據，通過LVDS接口電路轉換為TTL電平形式的8位并行數據，數據經過隔離后由控制單元FPGA內部的FIFO接收緩存，然后在FPGA的控制下寫入Flash存儲介質中。雷達回波數據存儲系統結構框圖如圖2所示。

2 系統硬件設計

2.1 接口電路設計

由于雷達回波數據的發送接口采用了驅動芯片DS90LV047A，所以接口電路的數據接收芯片選用了3片與之匹配的DS90LV048A，其中2片用來接收8位并行LVDS數據，另外一片接收1位時鐘信號CLK和1位寫使能控制信號wren。為了保證信號源數據傳輸的穩定性，DS90LV048A輸出的信號通過數字隔離芯片ADUM3440數字隔離處理后，最后輸入FPGA。

2.2 控制模塊設計

設計采用FPGA作為系統內部的核心控制單元，主要用來實現數據接收與存儲過程的邏輯控制、無效塊檢測列表以及數據緩存FIFO的構建等功能，而這些功能都需要開發FPGA內部的邏輯資源，通過硬件描述語言來實現。

2.3 存儲模塊設計

按照要求，并行雷達回波數據傳輸速率為24 MiB/s，存儲容量不小于30 GiB。因此，采用16片NAND型Flash芯片K9WBG08U1M作為存儲介質[4-5]，其中8片K9WBG08U1M存儲芯片作為主存，每4片K9WBG08U1M組成一組16 GiB的存儲單元，每組采用流水線操作進行擴展，兩組按順序存儲方式存儲，存儲容量共32 GiB滿足存儲容量不小于30 GiB的要求。另外8片Flash存儲芯片為備份，同步存儲。

K9WBG08U1M一頁的存儲容量是4 KiB。芯片的存儲時間分為加載時間和編程時間兩部分，寫滿一頁所需的命令、地址和數據的加載時間總共為102.5 μs，編程的典型時間為200 μs，最大編程時間為700 μs[6]，若采用順序存儲方式，對單片Flash而言，單片存儲速率介于5.1～13.54 MiB/s之間，無法實現24 MiB/s傳輸速率的連續存儲。由于每片K9KAG08U1M由兩片K9KAG08U0M組成，故每組16 GiB存儲單元共由8片K9KAG08U0M組成，為了最大限度提高Flash芯片的存儲速度，每組存儲單元采用了流水線技術[7-8]，流水線技術的原理圖如圖3所示。

每組存儲單元共需要進行8次加載操作，后面7次的加載時間一共為7×102.5 μs=717.5 μs，大于最大編程時間700 μs，因此每組存儲單元的存儲速率為4 KiB÷102.5 μs≈39.96 MiB/s，滿足24 MiB/s的存儲速度要求。

3 FPGA邏輯控制器設計

3.1 接口控制程序設計

系統啟動記錄后，FPGA將接口芯片DS92LV048A的使能管腳EN拉高，使3片DS92LV048A同時進入接收狀態，當FPGA判斷到寫使能信號wren處于高電平時，8位并行LVDS數據在時鐘信號CLK的驅動下發送到接收芯片DS92LV048A的數據輸入端口，經過DS92LV048A轉換為8位并行TTL數據輸出。并行雷達數據接收時序設計如圖4所示。

3.2 緩存模塊設計

為了保證傳輸數據的連續性，在采集過程中，采用FPGA內部的兩片獨立的高速FIFO實現對DS92LV048A輸出的8位LVDS并行數據無縫緩沖。Flash寫操作是以頁(1頁容量為4 KiB)為單位進行，故設置FIFO的容量為4 096×8位，深度為N=4 096，兩片FIFO構成了乒乓機制，一片FIFO接收并行雷達數據的同時另一片FIFO發送并行雷達數據。系統上電后，先對FIFO1和FIFO2進行初始化處理，清空兩片FIFO中的數據，當wren處于高電平時，首先使FIFO1寫使能有效，以寫入時鐘FWR(FWR=24 MHz)將8位并行雷達數據選擇分配到FIFO1中；若檢測到FIFO1的全滿標記信號FF1為高，則使FIFO2寫使能有效，雷達數據緩存到FIFO2，同時Flash進入開始頁編程狀態，并以30 MHz寫時鐘tWC加載FIFO1中的數據；同理，若檢測到FIFO2的全滿標記信號FF2為高，再次緩存到FIFO1，同時Flash進入下一頁編程狀態，并以30 MHz的時鐘加載FIFO1中的數據，實現了并行雷達數據的無縫緩存。

3.3 Flash控制關鍵程序設計

3.3.1 二維無效塊信息列表算法設計

Flash在出廠時本身就存在無效塊，而且在使用過程中還會不斷地產生新的無效塊。按照“判一塊寫一塊”方法[9-10]嚴重影響Flash的寫入速度，無法實現高速存儲。另外，針對大容量雙冗余的存儲要求，使用多個無效塊信息列表，無疑增加FPGA內部的邏輯資源和程序操作的復雜度。

針對上述問題，以及為了保證雙冗余數據的可靠性，設計了一種二維無效塊信息列表刷新算法，在執行無效塊檢測之前，創建一個無效塊信息列表，用來標記無效塊信息，且列表地址與存儲單元塊地址保持相同。該無效塊檢測流程圖如圖5所示。

系統初始化完成后，無效塊信息列表的內容都為有效塊，之后依次對兩組存儲單元的主存和備份執行無效塊檢測，檢測的結果進行“或”運算后，標記在對應的無效塊信息表地址上，這樣就保證在寫入時跳過相同地址的存儲塊，程序操作保持同步。

K9WBG08U1M內部有8 192×2個存儲塊，那么每組Flash存儲單元的主存或備份就有8 192×8=65 536個存儲塊，每組無效塊檢測結果需要1位二進制數(“1”代表無效塊，“0”代表有效塊)來標記，所以兩組共需要建立一個存儲容量為65 536×2 bit的二維無效塊信息列表來存放每組壞塊的標記信息。利用FPGA內部的邏輯資源開辟了一個容量為65 536×2 bit的RAM，低位代表第1組的無效塊檢測結果，高位則代表第2組的無效塊檢測結果。整個64 GiB存儲單元只需要建立一個二維無效塊檢測列表，極大地減少了FPGA內部資源的占用。

3.3.2 雙冗余存儲邏輯設計

系統采用了雙冗余設計思想，系統上電后進行初始化，初始化完成后，若FPGA內部的FIFO1或者FIFO2產生全滿標志信號，則開始將產生全滿標志信號的FIFO中的數據讀出，同時寫入一組Flash的主存與備份里，再進行寫操作流程判斷。雙冗余存儲邏輯設計流程圖如圖6所示。

4 試驗結果分析

4.1 FIFO無縫緩存可行性分析

FPGA內部FIFO1寫滿，則輸出全滿標志信號FF1，Flash邏輯控制模塊檢測到FF1信號后，Flash進入頁加載狀態，經過頁編程的命令(80h)、地址加載及tADL之后，開始以tWC為寫時鐘加載FIFO1中存儲的數據。數據加載完畢后，經過頁編程的命令(10h)加載和tWB之后，Flash進入編程狀態，此時改變Flash存儲芯片的存儲地址，然后去檢測FIFO2的全滿標志信號FF2。K9WBG08U1M芯片頁編程操作部分時序圖如圖7所示。

1)頁編程所有的命令和地址加載時間t1為

t1=7tWC

tADL=5tWC

3)Flash頁編程對FIFO1中全部數據的加載時間t2為

t2=NtWC

4)在FIFO1中的所有數據寫滿Flash一頁的過程中，頁編程所有命令、地址和數據的加載到時間t3為

t3=t1+tADL+t2+tWB≤135.66 μs

5)FIFO2寫滿需要的時間t為

t3

4.2 流水線操作可行性分析

圖8為某次測試試驗時，使用SignalTapⅡ Logic Analyzer軟件對Flash頁編程操作的在線仿真時序圖，邏輯分析器的采樣時鐘fs為2 MHz。由圖可以估算出寫滿一頁所需的命令、地址和數據的加載時間tLOAD需要采樣時鐘個數N1=762-491=271，則

每組存儲單元共進行8次加載操作，后面7次的加載時間為7×135.5 μs=948.5 μs，大于最大編程時間700 μs，滿足流水線操作要求。

一組16 GiB存儲單元流水線操作的存儲速率v1為

滿足24 MiB/s的存儲速度要求。

4.3 雙冗余功能試驗結果及分析

采用地面試驗平臺對記錄儀進行測試。設置某一頻率為0.75 MHz的方波信號經過12 MHz時鐘頻率采樣、16位分辨率A/D轉換、低8位和高8位依次傳輸和LVDS電平轉換后，模擬傳輸速率為24 MiB/s的8位并行雷達回波數據。記錄完畢后，對第1組Flash存儲單元的主存和備份數據都進行回讀分析，經上位機軟件回讀后的部分測試數據如圖9、10所示，圖中標記部分為幀尾和幀計數，幀格式為32×16。

從圖9、10的數據可知，第1組Flash存儲單元的主存和備份數據完全相同，且幀數據記錄完整，幀計數連續，結構完整，驗證了記錄儀的雙冗余功能。

圖11為上位機軟件回讀主存數據后的波形，橫坐標代表采樣點數(十進制)，采樣頻率為24 MHz,縱坐標代表采樣信號的bit值(十進制)，從圖中可以算出，一個周期采樣點數N2為32，其中16個最大值3 487和最小值200分別對應圖7中一幀數據的連續16個9F0D和連續16個C800,且一個周期采樣點數N2為

從而驗證了存儲數據與信號源數據的一致性。

通過改變方波信號的幅值和頻率，對記錄儀進行多次試驗，記錄儀均能正常工作，且實現數據可靠的雙冗余存儲功能。

5 結束語

筆者介紹了一種基于FPGA的高速大容量雙冗余機載雷達數據記錄儀，實現對傳輸速率為24 MiB/s的8路并行機載雷達回波數據采集并實時存儲，重點介紹了FIFO無縫緩存、流水線操作和二維無效塊檢測列表刷新算法3項關鍵技術。經試驗測試，存儲速度達到28.83 MiB/s，且雙冗余存儲數據準確，滿足技術指標及要求，為高速機載雷達數據的采集存儲提供了一種全新的實現手段。該記錄儀具有存儲容量大，存儲速度快、存儲數據完整度高等特點，具有廣闊的應用前景。

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High Speed and Large Capacity Double Redundancy Airborne Radar Data Recorder

ZHANG Zhiwei1,2,JIN Hong1,2,CUI Jianfeng1,2,WANG Jian2,LI Zubo1,2

(1.National Key Laboratory for Electronic Measurement Technology,NUC, Taiyuan 030051, Shanxi，China;2.Key Laboratory of Electronic Science & Dynamic Measurement of Ministry of Education,NUC,Taiyuan 030051,Shanxi，China；3.North Automatic Control Technology Institute，Taiyuan 030006，Shanxi，China)

In response to the characteristics of high-speed transmission and huge amount of airborne radar data, designed was a high speed and double redundancy airborne radar data storage system based on FPGA.The core of the system was FPGA logic control, which makes use of high speed FIFO and Flash pipeline operation to achieve high-speed seamless and continuous high speed storage, and makes use of two dimensional invalid block detection list refresh algorithm to ensure the reliability of double redundancy data and reduce the occupation of the internal resources of FPGA. Test results show that the system is stable and the record data is complete and accurate, which is competent for the realization of double redundancy storage of the transmission rate of 24 MiB/s high speed parallel radar data.

instrument and equipment of aerocraft；airborne radar signal；double redundancy；high speed FIFO；Flash pipeline operation

10.19323/j.issn.1673-6524.2017.01.013

2016-03-17

國家自然科學基金項目(61471385)

張志偉(1991—)，男，碩士研究生，主要從事智能儀器技術研究。E-mail：zzw18234139510@163.com

TP33

A

1673-6524(2017)01-0063-06