基于FPGA的壓控技術在授時系統中應用

權鵬飛　紀元法　孫希延

摘 要： 時鐘源的穩定性在授時系統中扮演著重要角色，而晶振隨著時間的推移會有不同程度的穩定度誤差和累積誤差，這給整個授時系統的授時精度帶來了很大的誤差。基于FPGA設計了一種壓控晶振校頻系統。通過分析影響晶振輸出的幾個重要因素，綜合考慮后，對輸出的碼NCO值做加權求平均處理，使得輸出更加穩定可靠。系統可以實現兩塊晶振同步的誤差在短時間內達到基本同步的水平，為提高非同源條件下時間同步系統的授時精度提供了一種很好的方法。

關鍵詞： 授時系統； 壓控晶振； 碼NCO； FPGA

中圖分類號： TN91?34 文獻標識碼： A 文章編號： 1004?373X（2017）07?0048?04

Application of FPGA?based voltage controlled technology in time service system

QUAN Pengfei1， 2， JI Yuanfa1， 2， SUN Xiyan1， 2

（1. School of Information and Communication， Guilin University of Electronic Technology， Guilin 541004， China；

2. Guangxi Key Laboratory of Precision Navigation Technology and Application， Guilin 541004， China）

Abstract： The stability of clock source plays an important role in the time service system， but the different stability error and cumulative error of the crystal oscillator may occur as time goes on， which brings a big error for the time service accuracy of the whole time service system. A voltage controlled oscillator frequency calibration system was designed based on FPGA. Several important factors affecting on the output of the crystal oscillator are analyzed， and considered comprehensively to perform a weighted average for the value of the code NCO， so as to make the output stable and reliable. The system can realize the basic synchronization of the two crystal oscillators′ errors in a short time， which provides a better method to improve the time service accuracy of the time synchronization system under the non?homologous condition.

Keywords： time service system； voltage controlled crystal oscillator； code NCO； FPGA

0 引 言

隨著科技的飛速發展，授時技術在各個行業的應用越來越廣泛。傳統情況下，高精度的授時需要高精度的晶振作為保障，而在實際應用中，高精度晶振的價格也是產品主要的成本之一。所以，實際應用中由于成本的原因限制了授時技術在大眾行業的使用。

本設計是利用接收端捕獲跟蹤上后的碼NCO去調整本地時鐘，使其與信號產生端的晶振保持一致。信號產生端使用高精度晶振作為時鐘源，并通過BPSK調制產生信號。接收端首先接收到信號，進行捕獲跟蹤后，利用輸出的碼NCO調整接收端晶振的控制量，從而使接收端的晶振與發射端的晶振的偏差穩定在一定范圍內。

1 壓控系統結構及工作原理

如圖1所示，系統分為信號產生部分和信號接收部分，信號產生部分主要用來產生1 PPS作為標準的秒脈沖。接收部分主要是通過接收到信號之后進行捕獲跟蹤，通過計數輸出一個PPS，跟標準的秒脈沖對比，可以得到壓控晶振校準的效果。

2 系統功能設計

本系統的設計包括軟件和硬件兩個部分，如圖2所示。軟件部分主要是以Verilog HDL編程語言實現為主，主要實現了信號的產生、信號的捕獲跟蹤、對碼NCO值的處理以及利用處理后的NCO值對電壓進行控制；硬件部分主要是D/A轉換器根據碼NCO的值轉換成模擬控制電壓，再根據模擬電壓校準頻率，并將結果反饋給FPGA處理器。

2.1 信號產生

信號產生端的主要功能是實現對電文的擴頻調制和基準秒脈沖的生成，其中電文可以通過串口輸入，也可以固化在FPGA里面，本設計選擇的是后者，并可以通過計數的方式得到基準秒脈沖。信號生成的流程圖如圖3所示。

首先電文[D（t）]與C/A碼[x（t）]通過乘法器得到包含數據信息的復合碼，該復合碼再與余弦信號[Acos（2πf0+θ）]做BPSK調制得到中頻信號[f（t）]，其數學表達式為：

[f（t）=A（x（t）?D（t））?cos（2πf0t+θ）]

式中：[A]為信號的幅度值；[x（t）]為偽碼序列；[D（t）]為電文比特序列；[f0]為載波的中心頻率；[θ]為載波的初始相位。

2.2 信號的捕獲跟蹤

2.2.1 信號的捕獲

信號的捕獲采用的是并行碼相位搜索算法，該算法是基于FFT的，相當于一個并行相關器。信號的捕獲是信號跟蹤的前提，捕獲的目的主要是獲取接收到的信號中載波相位和偽碼相位的粗略值。信號的捕獲流程如圖4所示。

信號的捕獲一般是通過對接收信號的載波頻率和偽碼相位進行二維掃描搜索完成的。對信號進行初步搜索時，需由事先的搜索策略確定本地復制的載波頻率和碼相位值。本地復制信號與接收信號做相關運算時，在其載波頻率和碼相位分別與接收信號中的載波頻率和碼相位對齊的情況下，相關器輸出功率達到最大值。此時，如果輸出功率的最大值超過了捕獲門限值，則復制的參數值為對當前接收到信號的參數估計值，即捕獲成功。

2.2.2 信號的跟蹤

信號的跟蹤可分為載波跟蹤和碼跟蹤。其目的是讓本地復制的載波頻率和碼相位與接收到的信號的載波頻率和碼相位保持高度的一致性。

在對載波進行分析時，除了要考慮頻率值，還要考慮其相位值。捕獲估算出來的載波相位只是粗略值，其精度并不是很好。由于鎖頻環具有較好的動態容忍性，所以信號要先進入一個鎖頻環，使本地載波盡量與接收到的載波頻率保持一致。當信號被鎖定后，跟蹤環路轉換為鎖頻環輔助鎖相環。

碼環有很多種，本設計采用的是延時鎖定環路。通過控制復制生成的C/A碼與接收到的信號中的C/A碼相位保持一致，獲取接收信號中C/A碼的碼相位值。如果接收機在某個時刻碼環只復制一份C/A碼，在與接收信號做相關運算之后，產生一個較大的相關值，由于沒有可以比較的值，故不能確定這個是否為最大值。為了解決這個問題，碼環復制兩份只相差半個碼片的C/A碼與信號做相關運算。

2.3 頻率偏差估計

本設計中時鐘采用的是62 MHz，碼速率是1.023 Mb/s。有如下公式：

[f0=M?fc2N]

式中：[f0]是碼速率；[fc]為驅動時鐘頻率；[N]為寄存器的位數；[M]為碼頻率字。

本設計綜合考慮各種因素，選取的寄存器的位數為32位，由上式可以得到，跟蹤上之后碼環輸出的理論值為70 866 960。

本文使用的晶振型號是DX2116。晶振的輸出為10 MHz，短期內頻率穩定度為[5×10-12（τ=1S）]，日頻率老化率（晶振預熱24 h后）為[5×10-10]（[τ]為一天）。該晶振提供了一個電壓控制端。通過電壓控制端施加一個電壓，晶振有±1 Hz的調整范圍。其電路原理如圖5所示。

當電壓控制端增大輸入電壓時，輸出的頻率就會降低；當電壓控制端減小輸入電壓時，輸出的頻率就會升高。由于晶振的頻率穩定性受電壓控制端輸入電壓噪聲的影響，所以控制電壓必須保證有較小的波動。為了分析晶振的電壓控制端輸入電壓與輸出頻率之間的關系，對所用晶振進行了相應的測量。測得電壓控制端輸入電壓值與輸出頻率之間的關系曲線如圖6所示。

由圖6（a）可見，電壓控制端輸入電壓與輸出頻率的關系曲線呈非線性，且隨著電壓的升高輸出頻率遞減。為了建立晶振頻率控制模型，對圖示曲線進行最小二乘多項式擬合（階次為2），得出下式：

[V（f）=a+bf+cf2]

式中：[V（f）]為電壓控制端輸入電壓；[f]為晶振的輸出頻率；[a，b，c]為擬合系數。

在理想的情況下，電壓值影響頻率值[f，]所以在進行頻率的壓控時，令[f=f0=10 ]MHz，可得：

[V（f）=V（f0）=a+bf0+cf20]

而在實際中，晶振總是存在頻率漂移現象，隨著時間的推移，在相同的電壓控制下，晶振的輸出是不同的，即輸入電壓和頻率之間的函數關系發生了變化。

由于晶振本身的老化，使得其輸出頻率除了與電壓控制端輸入電壓有關外，還與時間[t]有關。即頻率輸出是電壓[V]和時間[t]的二元函數：

[F=G（V，t）]

由上式可知，晶振的頻率偏移可分為兩部分：一是忽略晶振老化的影響，僅由電壓失調引起的頻率偏差；二是當控制電壓保持不變時，由于時間不同（考慮老化的影響）而造成的頻率偏差。上述兩種誤差都可以通過調節電壓進行校正。但是由于兩種頻偏產生的原因不同，所以當用電壓進行控制時應區別對待，以下分別予以討論：

（1） 由電壓失調引起頻偏的控制

此時，控制輸入電壓與輸出頻率的關系曲線如圖6（a）所示，且對[V（f）=a+bf+cf2]兩邊求導，得：

[dV=（b+2cf）df，-5≤V≤5]

其中[f]為標稱頻率10 MHz，則有：

[dV=（b+20×106c）df]

上式說明，當輸出頻率與標稱頻率相比有較小范圍的偏移時，根據偏移的大小，由上式可以得到校正電壓。

（2） 由老化引起頻偏的控制

當輸入電壓值固定不變時，在不同的時間點，晶振的輸出是不斷變化的。即電壓控制端輸入電壓保持不變，由于老化的原因，晶振的輸出也會發生變化。在使用時認為經過一段預熱時間后，在相同的時間段內，不同電壓值由于晶振老化引起的頻偏是相同的。綜上所述，晶振的輸出[f]與控制電壓[V]以及時間[t]的函數關系是一族曲線，如圖6（b）所示。這一族曲線是由圖6（a）中的曲線在垂直方向上的上下拉伸而得到的。因此每條曲線上相同電壓值對應的斜率是相等的，這樣就可以把不同原因引起的頻偏統一當作電壓失調引起的頻偏來處理，即將一族曲線當作一條曲線來處理。

假設圖6（a）所示的曲線為[t=t0]時的曲線（曲線1），此時有：

[V（f）=a+bf+cf2]

當[t=t1]時，由于晶振的老化，使圖6（a）所示的曲線向上平移了[Δf，]如圖6（b）中的另一條曲線（曲線2），此時有：

[V=a+b（f-Δf）+c（f-Δf）2]

令[f=f0]，為使輸出頻率為標稱頻率，對于曲線2，控制電壓值為：

[V1=a+b（f0-Δf）+c（f0-Δf）2]

對于曲線1，當[f=f0-Δf]時，有：

[V2=a+b（f0-Δf）+c（f0-Δf）2]

由上面的分析可得[V1=V2，]因此可以把兩條曲線統一成一條曲線來處理。對于電壓失調和晶振老化引起的頻偏，可以用同一個模型來處理。這樣對晶振頻率輸出的控制就變得簡單，且易于實現。

為了獲得精確的晶振輸出，需要將頻偏值計算出來。頻偏值是通過跟蹤上后輸出的碼NCO值來體現的。可以用前文中的模型對輸出的碼NCO的偏差進行分析。實際上碼環的輸出是不斷變化的，其變化的值反應了兩個晶振之間的偏差。根據前文分析，晶振分頻秒脈沖的時間序列的第[n]個秒脈沖的時間誤差[e（x）]為：

[e（x）=a+bx+cx2]

式中：[a]為秒脈沖時間序列的初始誤差；[b]為頻率偏差的誤差系數；[c]為頻率線性漂移的誤差系數。

通過一元二次回歸分析可得上式的晶振誤差估計值服從正態分布：

[e（x）=a+bx+cx2～Na+bx+cx2，D（e）]

由上式分析可得，當[x=n]時，秒脈沖的時間誤差的方差[Dmax]達到最大，且樣本數[n]越大，[Dmax]就越小。由于受FPGA資源的限制，樣本數[n]不可能取無窮大，綜合考慮，取[n=3，]可以滿足要求。

本設計采用偏差頻率求平均的方法，即在碼環跟蹤上信號之后，每ms輸出一次碼頻率字，將連續3 ms輸出的3個碼頻率字分別與標準的碼頻率字作差再取絕對值，三次作差得到的值相加再取平均，得到一個樣本周期內的平均值。求得循環周期平均偏差值[E0=][E1+E2+E33]。在下一個樣本周期開始，將上一個周期內的值反饋給晶振，調整晶振的輸出頻率。

具體的實現方法是：在碼環跟蹤上信號之后，每ms輸出一次碼頻率字，將連續3 ms輸出的3個碼頻率字分別與標準的碼頻率字作差再取絕對值，三次作差得到的值相加再取平均，得到一個樣本周期內的平均值，該平均值作為壓控晶振的輸入，從而對晶振進行馴服。

3 測試結果

本地壓控晶振經過壓控后，頻率穩定度和長期的累積誤差都在一個范圍內，達到了設計要求。圖7為校正前后碼頻率字的對比結果（碼頻率字都減去70 866 960），其中圖7（a）是校正前碼NCO值的變化情況，圖7（b）是校正后碼NCO值的變化情況。由圖7可知，校正后相對于校正前有明顯的改善，基本上可以達到同源的數量級。

4 結 論

本文根據壓控晶振長期累積誤差的特點，以FPGA為主要控制器件，詳細闡述了整個系統軟件和硬件的設計，實現了本地壓控晶振的數字同步時鐘馴服控制。該系統結構簡單，能夠提供高精度的晶振輸出，且可以節約成本，在實際應用中具有一定的應用價值。

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