一種S波段跳頻源的設(shè)計

劉玲玲,王自力,葛 楓,孫婷婷

(中國電子科技集團(tuán)第十六研究所,合肥 230043)

一種S波段跳頻源的設(shè)計

劉玲玲*,王自力,葛 楓,孫婷婷

(中國電子科技集團(tuán)第十六研究所,合肥 230043)

為某項目設(shè)計一款頻率在2 GHz～3 GHz寬帶跳頻源,頻率間隔為1 MHz,跳頻點數(shù)為1 001點。該跳頻源要求相位噪聲小于-100 dBc@1 kHz,雜散優(yōu)于60 dB。分析指標(biāo)和軟件仿真計算,采用HITTITE公司的HMC830鎖相芯片來實現(xiàn)該設(shè)計方案。采用HITTITE公司的PLL仿真設(shè)計軟件對環(huán)路濾波器進(jìn)行優(yōu)化設(shè)計后應(yīng)用到實際電路中,使得該芯片在-55 ℃到+85 ℃均可穩(wěn)定工作。通過外接串口通信控制模塊,實現(xiàn)頻率的跳變。最終該設(shè)計的實物測試相位噪聲、雜散指標(biāo)均優(yōu)于目標(biāo)值。測試得到該頻率源相位噪聲可達(dá)到-100 dBc/Hz@1 kHz,雜散指標(biāo)能夠達(dá)到-70 dB,具有工程應(yīng)用價值

頻率源;頻率跳變;鎖相環(huán);雜散

現(xiàn)代微波通信技術(shù)快速發(fā)展,對頻率源的指標(biāo)要求越來越高。頻率源是現(xiàn)代微波系統(tǒng)的“心臟”,它既可以作為本振信號和中頻信號進(jìn)行上下變頻,也可以直接當(dāng)做時鐘信號使用,因此頻率源對整個系統(tǒng)的正常運(yùn)行起著關(guān)鍵作用,其運(yùn)行好壞直接關(guān)系到整個系統(tǒng)的抗干擾性、保密性和系統(tǒng)的處理能力。目前頻率源正朝著頻帶更寬、變頻時間更短、雜散和相位噪聲更低的方向發(fā)展。低相噪、寬頻帶跳頻源是中外設(shè)計師的研究熱點之一。本文采用鎖相合成技術(shù),利用串口通信功能來實現(xiàn)一款寬帶低相噪低雜散跳頻源,達(dá)到了設(shè)計使用要求。

1 方案概述

本設(shè)計主要采用鎖相頻率合成原理來實現(xiàn)。如圖1所示,該系統(tǒng)主要由PLL鎖相環(huán)路、串口通信、控制模塊組成。其中PLL鎖相頻率源是關(guān)鍵器件,其指標(biāo)將影響寬帶頻率源的相位噪聲與雜散。

圖1 方案設(shè)計框圖

同時通信和控制部分的數(shù)字信號也對PLL鎖相電路的模擬信號產(chǎn)生干擾,如何屏蔽該干擾也是本設(shè)計需要考慮的問題。

本文采用Hittite公司HMC830鎖相環(huán)芯片,該芯片內(nèi)部集成了VCO,集成度高,便于布線設(shè)計。VCO輸出頻率范圍為25 MHz至3 GHz,內(nèi)部鑒相器的頻率可達(dá)100 MHz,該芯片可工作小數(shù)分頻模式與整數(shù)分頻模式,考慮相位噪聲指標(biāo),本文采用小數(shù)分頻模式。HMC830鎖相環(huán)芯片VCO采用內(nèi)部校準(zhǔn)電路,在1 GHz～3 GHz頻帶內(nèi)電調(diào)斜率在12.1 MHz/V～13.8 MHz/V范圍內(nèi)變化,這為寬帶跳頻的穩(wěn)定性與寬溫區(qū)的可靠性提供保障。

由HMC830構(gòu)成的鎖相環(huán)路如框圖2所示,參考信號從XREFP管腳進(jìn)去到參考支路R分頻器、PFD鑒頻鑒相器、CP電荷泵,從CP管腳出去,通過外部低通濾波器,再從VTUNE管腳進(jìn)去到VCO壓控振蕩器,通過N分頻器反饋到PFD鑒頻鑒相器形成鎖相環(huán)路。HMC830由于內(nèi)部集成VCO,因此只需設(shè)計一個合理的外部環(huán)路濾波器。

圖2 HMC830管腳功能圖

圖3 環(huán)路濾波器設(shè)計圖

環(huán)路濾波器設(shè)計時其帶寬需要參考相位噪聲折中考慮,需綜合考慮VCO的內(nèi)部噪聲、外接晶振噪聲以及環(huán)路鎖定時間等因素。本文設(shè)計采用Hittite 公司提供的Hittite PLL design軟件來設(shè)計環(huán)路濾波器。仿真設(shè)計表明參考頻率100 MHz,鑒相頻率1 MHz,輸出頻率2 GHz,設(shè)濾波器為無源四階低通濾波器,如圖3所示,3 dB帶寬為100 kHz時,濾波器電路圖如表1所示。

表1 環(huán)路濾波器參數(shù)

相位噪聲分析,設(shè)計要求對1 kHz處相位噪聲要求優(yōu)于90 dBc/Hz。參考源相位噪聲已經(jīng)確定,所以輸出相位噪聲主要由鑒相器和分頻器確定。Hittite公司低相噪鎖相環(huán)計算:

FlickerNoiseat foffsetPNflick=Flicker FOM+20log(fvco)-10lg(foffset)

PhaseNoiseFlooratfvco with fpdPNfloor=Floor FOM+10lg(fpd)+20lg(fvco/fpd)

計算結(jié)果:

相位總噪聲應(yīng)為PLL Flicker+PLL Floor=-97 dBc/Hz@1 kHz,滿足設(shè)計要求。同時采用Hittite PLL design軟件模擬相位噪聲,仿真曲線如圖4所示,仿真結(jié)果優(yōu)于100 dBc@1 kHz。

圖4 相位噪聲仿真曲線

2 通信和控制設(shè)計

為了實現(xiàn)2 GHz～3 GHz,跳頻1 MHz間隔,采用串口芯片MAX3232E來實現(xiàn)通信來控制。通過外接終端與單片機(jī)通信發(fā)送控制碼,單片機(jī)在根據(jù)控制碼來編寫HMC830的的寄存器,最終實現(xiàn)跳頻信號輸出。MAX3232E芯片采用16腳SSOP封裝,電路實現(xiàn)形式如圖5所示,端口DUOT2和R2IN外接終端,ROUT2和DIN2接單片機(jī)。為了減小數(shù)字電路對模擬電路的干擾,在以上4個接口需要設(shè)計RC濾波電路,濾除雜波干擾。布版是需要考慮數(shù)字地和模擬地的物理隔離。

圖5 串口通信電路

電路內(nèi)部通信控制是單片機(jī)來實現(xiàn)的,單片機(jī)要同時具有USART和SPI兩種通信模式。本文采用ATEML公司的ATmega168PA單片機(jī),該單片機(jī)不僅具有以上兩種通信功能,同時具有體積小,電路通用性強(qiáng)等優(yōu)點。單片機(jī)ATmega168PA接收MAX3232E發(fā)送的控制字2 000～3 000,轉(zhuǎn)換成HMC830內(nèi)部VCO寄存器的控制字,單片機(jī)通過SPI寫入HMC830寄存器后,即可實現(xiàn)2 GHz～3 GHz跳頻信號輸出。該軟件編程在Notepad++中C語言編寫,采用ICC7forAVR編譯后下載到單片機(jī)。

鎖相環(huán)寄存器設(shè)置可以參考Hittite公司的鎖相環(huán)寄存器使用指南。本設(shè)計中的跳頻功能實現(xiàn),寄存器只需要對PLL寄存器進(jìn)行初始化設(shè)置后,每次改變整數(shù)部分03寄存器和小數(shù)部分的04寄存器,即可實現(xiàn)跳頻,無需每次都重新設(shè)置每個寄存器。寄存器初始化設(shè)置如表2所示。

表2 寄存器初始設(shè)置

其他未列出寄存器值均為默認(rèn)值。

3 電源設(shè)計

電源設(shè)計是頻率源性能優(yōu)良的關(guān)鍵。本文中需要提供的電源數(shù)量多,要求高。單PLL芯片HMC830就有10個供電管腳,串口MAX3232E芯片和單片機(jī)ATmega168PA也各需要一個電源。其中HMC830芯片有5 V數(shù)字電和5 V,3.3 V數(shù)字電和模擬電。MAX3232E和單片機(jī)也采用3.3 V工作系統(tǒng)。因此,5 V電壓采用穩(wěn)壓塊78M05直接供電,3.3 V電壓采用LP5900D -3.3 V電壓轉(zhuǎn)換模塊供電,為了電源隔離,HMC830需要兩個3.3 V轉(zhuǎn)換器,MAX3232E和單片機(jī)各需要一個3.3 V電壓轉(zhuǎn)換器。LP5900D -3.3 V電路圖如圖6所示。模數(shù)電源分離和各個核心芯片電源隔離能夠很好的減少射頻信號中的雜散。

圖6 穩(wěn)壓電路

圖7 輸出2和3 GHz信號功率譜線圖

4 測試結(jié)果和分析

測試時,采用100 MHz參考晶振,0 dB參考電頻輸入。晶振型號為PFOC3-0143,該晶振在1 kHz的相位噪聲為150 dBc@1 kHz,滿足使用要求。測試輸出2 GHz～3 GHz信號,PLL芯片工作在小數(shù)模式下。測試儀器使用Aglent4777頻譜分析儀,測試結(jié)果如圖7～圖10所示。

圖8 輸出2和3 GHz信號在1 kHz處相位噪聲圖

圖9 雜散一

圖10 雜散二

由圖7可以看出,該款頻率源輸出頻率范圍可以從2 GHz到3 GHz,輸出功率>0 dBm,譜線較好。圖8給出了2 GHz和3 GHz信號在1 Hz到1 MHz載波出的相位噪聲譜線圖,偏離載波1 kHz時相位噪聲可以達(dá)到-103 dBc/Hz@1 kHz,偏離載波10 kHz時相位噪聲變化不大。圖9中可以看出,該頻率源在帶內(nèi)有很好的雜散抑制度,1 GHz帶寬內(nèi)雜散指標(biāo)可以達(dá)到-78 dB。在信號近端,雜散抑制度也達(dá)到-70 dB以上,如圖10所示。雜散的來源主要是鑒相頻率引起的,近端雜散主要是外接電源干擾和串口芯片弱干擾。

5 結(jié)論

從以上測試數(shù)據(jù)可以看出,本文中設(shè)計的2 GHz～3 GHz寬帶跳頻源相位噪聲可達(dá)到-100 dBc/Hz@1 kHz,雜散指標(biāo)可達(dá)到-70 dB,滿足設(shè)計使用要求。在本文中并給出了設(shè)計方法和思路,并提出了需要注意的細(xì)節(jié)問題,具有很好的參考價值。本設(shè)計可以擴(kuò)展跳頻間隔,增加輸出功率作進(jìn)一步繼續(xù)推廣設(shè)計,替代市場同類產(chǎn)品使用。

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A Method of Designing S-Band Hopping Frequency Synthesizer

LIULingling*,WANGZili,GEFeng,SUNTingting

(The 16th Research Institute of CETC,Hefei 230043,China)

Design a 2 GHz～3 GHz hopping frequency synthesizer,frequency spacing 1 MHz,frequency hopping points to 1 001 points. The hoping frequency synthesizer requires phase noise less than -100 dBc @1 kHz,and Spur is better than 60 dB. The design is achieved using HITTITE’s HMC830 chip phase-locked after Software simulation and analysis of indicators. The design has been applied to the actual circuit by using HITTITE’s PLL loop filter simulating design software to optimize the rear design. The chip can be stable at -55 ℃ to +85 ℃. Through the external serial communication control module hoping is realized. Phase noise,spurious performance of the final design are better than the target value. Experimental results show that the phase noise is -100 dBc/Hz@1 kHz and spurious is -70 dB of Engineering application value.

frequency source;frequency hoping;PLL;spurious

2016-04-29 修改日期:2016-07-12

TN741

A

1005-9490(2017)03-0588-05

C:1350

10.3969/j.issn.1005-9490.2017.03.014