一種提高基于方程的電路優化設計精度的方法

吳世寶+郭裕順

摘 要：文章意在建立一種提高基于方程的電路優化設計精度的方法，可大幅減少仿真器的調用次數，降低計算成本，同時又具備與基于仿真方法幾乎相同的精度。文中將方程的優化結果作為出發點，通過構造電路性能準確值與解析近似之間的差值增量模型，對一個誤差不斷減小的近似優化問題迭代求解，逐步獲得問題的準確解，每一次迭代在上一次優化解附近構造新的差值增量模型。

關鍵詞：模擬集成電路；基于方程的優化方法；基于仿真的優化方法；誤差增量模型

中圖分類號：TP393 文獻標識碼：A 文章編號：2095-1302（2017）05-0-02

0 引 言

模擬集成電路設計通常分為三個步驟[1-3]：首先根據電路性能要求選擇合適的電路拓撲結構，然后設計電路參數，最后設計版圖并驗證。而最為重要的是前兩步。在選好一個電路拓撲結構后，如何完成電路的參數設計，即根據預期的電路性能參數來確定電路中器件尺寸、電阻、電容等參數的取值非常重要。傳統的設計方法首先根據電路設計指標列出方程，從方程中計算尺寸并進行仿真。如果所得結果不符合要求，則需更改方程得到新的器件尺寸繼續調試，不斷重復直至符合電路要求。這一過程繁瑣、冗長且難以保證結果，是模擬電路設計效率難以提高的主要原因。

目前，電路領域提高電路設計效率的方法主要是基于優化的方法。基于優化的方法是將電路性能指標作為優化的目標函數，利用函數優化的方法來完成電路設計。一般優化設計方法有兩種，即基于方程的優化和基于仿真的優化。基于方程的優化中目標函數由解析公式計算而得，雖然優化速度快但精度低。基于仿真的優化中目標函數通過電路仿真獲得，雖然精度高，但計算量大，優化速度慢。

如何獲得精度與基于仿真方法相當的準確解，又使計算量不致過大，是近年來電路優化研究領域備受關注的課題。人們雖采用多種方法嘗試，但最常見的是先構造電路性能指標的宏模型，再進行優化。宏模型的計算相當于一個解析式的計算，因此可較快完成，只要宏模型構造得當，精度可達到與仿真接近的程度。需要研究的主要問題是宏模型的形式，如簡單多項式、統計回歸、神經網絡與模糊邏輯、SVM等，及宏模型的構造算法。

本文采取的方法是一種基于方程與誤差增量模型的混合優化方法，可大幅減少仿真器的調用次數，降低計算成本，同時又具備與基于仿真方法幾乎相同的精度。方法的主要思想是以基于方程的優化結果作為出發點，通過構造電路性能準確值與解析近似之間的差值增量模型，求解一系列誤差不斷減小的近似優化問題，通過迭代逐步獲得問題的準確解；每一次迭代在上一次優化解附近構造新的差值增量模型再調用優化算法，相當于采用基于方程的方法求解，因此速度很快；電路仿真只在構建誤差增量模型時需要，而一次迭代解附近的誤差增量模型一般用二次多項式近似即可，因此所需仿真次數不多。整體上可達到既減少仿真次數，又不影響精度的目的。我們稱這種方法為基于誤差增量模型的優化方法。

1 基于誤差增量模型的優化

電路性能指標的解析表達雖然存在誤差，但大致反映了性能隨設計變量的變化情況。將其準確值表達為：

f（x）=fa（x）+fd（x） （1）

其中，fa（x）是性能的近似解析表達，fd（x）=f（x）-fa（x）是誤差增量。基于這一表達，本文提出的基于方程與基于仿真的混合優化方法如下：

（1）用基于方程的方法進行一次初始優化，即求解：

（2）

獲得一個近似最優解x0作為初始點；

（2）在點xk附近構造電路性能準確值與解析近似之間的誤差增量模型，包括目標函數：

（3）

與約束函數：

（4）

由于只需在一點附近的增量誤差近似，因此通常用二次插值即可構造這一模型[4]。

（3）求出如下問題的最優解：

（5）

這一步的優化目標與約束函數均是解析計算，因此可以很快完成。

（4）重復步驟（2）、（3），直至該過程收斂。

這種混合優化方法的基本思想從基于方程的近似最優解出發，通過迭代逐步消除誤差，與一般非線性問題的迭代求解類似。該方法的特點在于充分利用了電路的性能解析表達式。解析表達雖有誤差，但包含了目標與約束函數的基本特性，反映了函數變化的總體趨勢，降低了每次迭代時誤差增量函數的復雜性，可用較簡單的函數形式近似，也有利于設計者更好地理解優化過程。該方法既改善了電路性能解析表達式精度不高的問題，又可大幅減少仿真器調用次數，提高優化效率。

2 兩級運放設計實例

以一個帶米勒補償的兩級運放為例，說明利用該方法進行優化設計的過程。電路采用TSMC 0.35 μm工藝，其中CL=3 pF，VDD=2.5 V，VSS=-2.5 V，電路要求的性能指標見表3所列，考慮到的性能指標有功耗（Power），單位增益（Av），單位增益帶寬（UGB），擺率（SR）以及相位裕度（PM）。CMOS兩級運算放大器電路如圖1所示。兩級運放性能指標見表1。

圖1 CMOS兩級運算放大器電路

表1 兩級運放性能指標

性能

指標 Av PM UGB Power SR Area

設計

要求 >70 dB >65° >10 MHz <0.5 mW >10 V/μs <1 000 μm2

對該電路，性能的近似表達式為[5-8]：

SR=I5/Cc

Power=（VDD-VSS）·（I5+I7+IBias）

AV=gM1·gM6/（（gds1+gds3）·（gds6+gds7）） （6）

Area=2·W1·L1+2·W3·L3+W5·L5+W6·L6+W7·L7+W8·L8

UGB=ωc/2π

PM=180°-tan-1（ωc/p1）-tan-1（ωc/p2）-tan-1（ωc/z1）

f3db=p1/2π

對該電路進行優化設計，采用Matlab工具箱中的約束優化工具fmincon，將功耗作為目標函數，表1中的其他性能指標作為約束條件，做基于方程的優化。為保證電路正常工作，需要對電路中的晶體管添加約束。對于NMOS管，有：

Vds≥Vgs-VT>0 （7）

對于PMOS管：

-Vds>VT-Vgs>0 （8）

除此之外晶體管需滿足工藝庫對器件尺寸的要求：

Wi≥1 μm， i=1，2，…，8

Wi≤195 μm， i=1，2，…，8

之后，利用誤差增量模型進行優化設計，并以一次基于仿真的優化設計作為比較。基于方程的優化設計見表2所列，方程和誤差增量模型的混合優化設計見表3所列，基于仿真的優化設計見表4所列。

表2 基于方程的優化設計

電路性能 參數 器件尺寸 參數（μm）

UGB 9.66 MHz W1 2.94

Power 0.40 mW W3 5.30

PM 63.32° W5 5.52

Av 72.58 dB W6 66.79

SR 10.00 V/μs W7 46.59

Area 146.40 μm2 W8 6.06

表3 方程和誤差增量模型的混合優化設計

電路性能 參數 器件尺寸 參數（μm）

UGB 10.00 MHz W1 2.81

Power 0.43 mW W3 8.73

PM 65.00° W5 5.53

Av 72.89 dB W6 131.28

SR 10.00 V/μs W7 57.12

Area 223.10 μm2 W8 6.06

表4 基于仿真的優化設計

電路性能 參數 器件尺寸 參數（μm）

UGB 10.00 MHz W1 2.80

Power 0.44 mW W3 8.84

PM 65.00° W5 5.53

Av 72.89 dB W6 132.73

SR 10.00 V/μs W7 57.14

Area 224.78 μm2 W8 6.06

可見，利用基于仿真和方程的混合優化方法可以得到和完全基于仿真方法相近的結果。且通過表5可以看出，混合優化方法減少了仿真器的調用次數，提高了優化效率。

表5 混合設計和基于仿真設計的F-count比較

混合優化設計方法 基于仿真優化設計方法

F-count 136 335

3 結 語

本文提出了一種基于方程和誤差增量模型的混合優化方法，即通過對性能誤差建立二階模型來建立新的性能方程。再采用Matlab的優化工具箱進行基于方程的優化。本文通過運算放大電路優化實例來驗證該方法的有效性，且相較于基于仿真的優化方法減少了調用Hspice的次數，節約了時間。

參考文獻

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