一種低功耗高性能數據采集數字處理平臺的設計

吳奇，譚志良，商賀

?

一種低功耗高性能數據采集數字處理平臺的設計

吳奇，譚志良，商賀

（軍械工程學院 靜電與電磁防護研究所，石家莊 050003）

目的構建一套基于中頻信號基帶數字信號處理的軟件無線電平臺。方法通過選擇芯片設計硬件電路設計出合適的PCB板。結果主要依據軟件無線電平臺，提出了一種基于A/D+FPGA+D/A的硬件設計方案，該系統包括了前端的A/D數據采集和后端的D/A模擬數據恢復的詳細收發電路原理設計。結論構建了一個從前端數據接收到后端模擬發送的高速基帶數字信號處理平臺。

高速A/D轉換；高速D/A轉換；軟件無線電；FPGA；數字信號處理

在現代生活中，數字信號處理技術漸漸成為我國研究的熱點方向。其技術從功能單一的硬件核心局限性發展到現在的高性能、低功耗集成電路系統，使復雜的信號處理漸漸變得更加方便快捷。一個具有開放性、標準化、模塊化的通用硬件平臺是軟件無線電的關鍵，其功能是基于硬件用軟件來完成的，其核心內容是在通用的硬件平臺上應用不同的通信軟件，減少功能單一而且靈活性差的硬件電路完成功能的軟件化，尤其是減少模擬環節，以實現不同通信方式間的轉換。軟件無線電的主要特點就是具有很強的靈活性，軟件無線電不僅能和新體制電臺通信，還能與舊式體制電臺兼容[1]。

軟件無線電設計和傳統基于硬件的設計截然不同，文中采用FPGA的軟件來代替傳統的ASIC芯片。通過模塊化和標準化的硬件平臺基礎上，運用不同的軟件算法來實現功能不同的通信系統的開放式結構體系[2]。最終目標就是實現在射頻端由模數轉換器直接采集對應的頻譜，并轉換為數字信號，其余部分則全部由FPGA中軟件處理，并得到最終的有用數據，再通過數模轉換器將數字信號轉換為模擬信號并發送出去。當這種硬件平臺搭建好，其應用就可以按照后續軟件算法的改變而變化，所以與傳統的模擬方式相比，這種軟件無線電平臺具有很強的靈活性，適應性和發放性的特點。文中基于FPGA，以及A/D，D/A芯片連接，在此基礎上設計出了一個低功耗、高性能軟件無線電收發系統的電路。

1 系統設計方案

現代通信系統的頻段越來越高，對數字信號處理速度的要求也越來越高，這就需要一種處理速度很高、處理數據量很大的處理平臺[3]。FPGA正好就是這樣一個合適的選擇，因此FPGA對軟件無線電系統的發展具有很重要的作用。

為了在FPGA中實現信號的軟件處理，必須將模擬信號數字化，此過程需要ADC來實現。已通過處理的數字信號又需要數字信號模擬化，這通過DAC來實現，例如語音信號需恢復成模擬信號才能正常的被人耳聽到。通過設計A/D+FPGA+D/A框架，可以簡化整個系統。文中添加了A/D和D/A模塊，構建一個從前端數據接收到后端模擬發送的高速基帶數字信號處理平臺[4]。

如圖1所示，表示了接收與發射通路的基本框架。工作在發射狀態時，FPGA通過數據口接收基帶數據，經內部處理和數模轉換器轉換，產生中頻信號（TXIF）送往信道處理。當工作在接收或搜索狀態下，信道送來的中頻信號（RXIF）經模數轉換器轉換后送往FPGA。

圖1 數字信號處理收發通路

2 軟件無線電平臺基帶信號收發系統相關模塊介紹

2.1 整體設計

按照軟件無線電基本要求，一個理想軟件無線電系統就應該是完全數字化系統。在硬件設計方面，該項目設計實現了整個基帶處理單元收發信號和數模轉換兩個模塊的功能。其系統最大的優點在于思路清晰，易通過軟件擴展和維護，特別適宜在實時信號處理系統中應用。FPGA具有很強的靈活性，對于硬件電路易實現的功能，常采用FPGA實現[5]。

FPGA主要負責數字上下變頻、ADC/DAC控制、同步捕獲等工作。根據下文芯片的選擇設計出的基帶處理單元進行數據處理的基本流程如圖2所示。

圖2 數據處理流程

2.2 各個模塊的設計

2.2.1 FPGA芯片介紹

軟件無線電需要與多種硬件相結合處理的算法[6]。利用器件不同場合優勢發揮其性能，靈活實現不同通信方式功能。在實時信號處理時，雖底層信號需要較大數據預處理，同時滿足較高速度處理要求，但運算結構相對簡單，FPGA在工作速度和處理性能有明顯優勢。目前主要的FPGA，DSP等數字信號處理器中，高速大容量的FPGA具有高性能、很強的靈活性[7]。研究當前國內外現狀，經常使用的是DSP和FPGA作為軟件無線電基帶處理系統。要充分考慮其可編程性、高靈活性、可重構性、低功耗等，最大程度地達到理想要求來選擇方案。具體見表1。

表1 DSP和FPGA不同處理方式下的特點

文中采用FPGA作為數字信號處理器單元。由于FPGA為并行處理方式和流水線結構，因此并行工作的多個處理單元可實現對高性能數字信號處理的功能，尤其是數據量大、結構性好的功能模塊。例如數字濾波器的實現，而且FPGA內嵌的高速硬件懲罰模塊特別適合實現大量乘法運算的功能。

FPGA具有靈活的體系結構和邏輯單元，集成度高、使用范圍寬泛、編程靈活、制造設計成本低，因此獲得了廣泛的應用。Spartan6作為Xilinx公司的第六代產品，采用45 nm，9層布線雙層氧化工藝技術，比第五代的產品減少了65%的功耗。其中核心板模塊采用的是XC6SLX25，此芯片具有24×103的邏輯單元及4.8 MB的存儲器，屬于較為中等規模的FPGA芯片，其采用45 nm工藝制造，功耗僅為上一代的50%，具有9152個邏輯單元[8]。其電源類型僅為3.3 V和1.2 V兩種，便于電源設計，其資源滿足要求。該項目用的開發平臺為基于Xilinx公司Spartan6系列FPGA獨家設計的核心板，該模塊采用的芯片是XC6SLX25。與其他FPGA公司的產品相比較，Spartan6系列器件有以下優勢：可靠性高、速度與性能較高、功耗低、保密性好。

2.2.2 ADC和DAC轉換器芯片介紹

由于要考慮到低功耗的設計，一般來說低采樣率的器件功耗都比較低，因此ADC，DAC都需要選擇采樣率低但位數較高的芯片，根據中頻頻率的選擇采樣。

軟件無線電對模數/數模轉換的技術要求有以下幾方面：采樣方法應滿足采樣定理；寬帶化，如在中頻對模擬信號進行數字化，信號帶寬通常在十幾到幾十兆赫茲；保持較高的信號動態范圍；高采樣率，應盡量在中頻或射頻工作，以盡可能地保證整機的軟件化處理[9]；減小量化噪聲。

所謂模數轉換(ADC)，就是把符合頻率和幅度要求的射頻模擬信號通過采樣、量化，轉變成二進制數據，然后傳送給后級的數字接收處理設備，在文中指的就是FPGA。采樣率、輸出的位數（分辨率）是模數轉換的重要指標，但模數轉換的采樣率和分辨率本身卻互相矛盾，當ADC的采樣率每增加一倍，得到的分辨率卻要近似下降一位[10]。選取ADC所采取的基本原則有以下兩點。

1）采樣頻率。通過采樣定理可知，ADC的采樣頻率s應當大于2f，其中f為采樣信號的帶寬。在實際應用中，考慮到ADC的非線性、量化誤差、失真以及其他器件的噪聲等因素，一般選取2.5f[11]。在該設計中完全滿足AD7484最高采樣頻率3 MHz的要求，高分辨率則可以使之后的測試系統更加精確。

2）分辨率。分辨率指能夠區分出最小輸入電壓與參考基準電壓的比值，即ADC能夠檢測到最小電壓水平：

在該設計中，ADC采集的信號為接收到的經過濾波、放大以后的信號，因此信號的幅值一般不會有一定的波動。考慮到該電路需要高分辨率的情況下，選用了低功耗、高速并行口、逐次逼近的14位A/D轉換器AD7484芯片。此轉換器的性能參數：分辨率為14位，整體非線性特征是±1 LSB，信號與噪聲之間的失真比為76.5 dB，總諧波失真為－90 dB，峰值諧波噪聲為－90 dB，最高采樣頻率為3 MHz，參考輸入/輸出電壓為2.5 V。芯片及其引腳功能如圖3所示，引腳功能見表2。

表2 AD7484引腳功能

其基本連接電路如圖4所示，該芯片是5 V單電源供電，內部參考電壓是2.5 V，同時有15位的并行接口，D13—D0是數據位，最高位D14指的是過載指示位。當不選擇過載指示時，可以把D14引腳通過一個100 kΩ的電阻接地在電路設計中，將該引腳連接到控制器。其中Vdrive表示數字I/O接口驅動電源與3.3 V電源連接，能很好地與處理器接口相匹配。在信號進入ADC之前，需要對輸入信號進行幅值處理，把信號的各種指標調理成滿足AD7484的輸入要求。當CONVST下降沿時，ADC進行轉換，BUSY上升沿時轉換完成。在CS置低、RD置低時讀出轉換值。對進入ADC之前的信號進行處理，主要完成信號的放大和偏置調節，即把信號調節到0~2.5 V范圍內。2.5 V基準電壓原理如圖5所示。

圖4 AD7484連接圖

圖5 2.5 V基準電壓連接

DAC芯片選擇的AD5546，該芯片的功能為16位精密、高速、乘法、低功耗、超低噪聲、電流輸出、并行輸入數模轉換。因為是電流輸出，所以需要將電流輸出轉化為電壓輸出，采用OP2177來實現。該芯片采用2.7~5.5 V的單電源供電，建立時間僅為5 μs。該芯片采用緊湊型TSSOP-28封裝，工作溫度范圍在－40~125 ℃。其封裝及引腳如圖6所示，引腳功能見表3。

圖6 AD5546芯片

表3 AD5546引腳功能表

圖7 AD5546連接

2.2.3 電源模塊

電源電路的設計也是硬件系統設計成功與否的關鍵，系統需要的電源分別為+5，+3.3，－5，+2.5 V。系統輸入電壓為+12 V，通過K7805-500R2轉為+5 V，通過K7803-500R2轉為+3.3 V，給大部分外設供電。其中FPGA的工作電壓為3.3 V，在該電路中輸入電壓+5 V，經過電壓轉換后輸出。其電源模塊原理如圖8所示。

圖8 電源電路模塊原理

3 系統PCB整體設計

前面重點介紹了此種軟件無線電平臺的幾個功能性模塊，如用芯片直接實現的ADC與DAC模塊以及電源電路模塊。電路設計時的布局則需要考慮不同模塊在電路板上的規劃情況[12]。高速電路布線特別是差分信號的布線通常要求布線平行和長度相等，平行目的要確保差分阻抗的完全匹配，等長的目的是確保時序的準確性和對稱性，保證信號在傳輸線上的延遲相同。在設計高性能模擬電路時，為了提高抗干擾的能力，增加系統的可靠性，往往根據電流的大小對電源線、地線的寬度進行加粗，使環路電阻減少。同時使電源線、地線的走向和數據傳輸的方向一致，這樣更能夠增強抗噪聲能力。在手工調整之后，對各布線層邊界的底線網絡進行覆銅以增加PCB抗干擾能力。還需要考慮模擬地和數字地的隔離，選用多片鐵氧體磁珠來連接模擬地和數字地，降低數字地對模擬地的干擾[13]。

4 硬件電路板的測試

電路板設計出來之后，通過與示波器和電腦PC機之間的連接，將0到65 535遞增的數字進行發送，通過轉換輸出得到了三角波，證實了此電路板的可行性，為下一步軟件化打下了硬件電路的基礎。

5 結語

依據軟件無線電的思想，在FPGA的基礎上，搭建出了一個硬件平臺，既涉及到了模擬電路，又涉及到了數字電路，還涉及到了基帶電路，具有通用性好、拓展性高等特點[14]。此外，系統的PCB布局布線以及屏蔽結果也會對系統有一定的影響，如果這些問題能夠解決會進一步提高系統質量。相信在其他的高速電路設計中，這一方案也會有較好的應用前景。

[1] 張盛耀. 基于CORDIC算法的軟件無線電系統研究[D]. 桂林: 桂林電子科技大學,2007.

[2] 李莉, 彭雋. 基于軟件無線電的短波通信系統設計[J]. 艦船電子工程, 2013, 33(8): 76—78.

[3] 徐美榮. 新體制跳頻通信機理研究與仿真[D]. 沈陽: 沈陽理工大學, 2012.

[4] 常濤. 基于FPGA+DSP的基帶數字信號處理平臺的研究與實現[D]. 成都: 電子科技大學, 2015.

[5] 周慧鑫, 賴睿, 劉上乾, 等. 高精度紅外焦平面成像實時處理系統[J]. 半導體光電, 2005, 26(1): 69—71.

[6] 楊濤, 吳啟暉, 王金龍. 軟件無線電發展綜述[J]. 電信科學, 2001, 17(11): 25—27.

[7] 邱祖全. 基于DSP+FPGA的紅外視頻實時處理系統[J]. 激光與紅外, 2007, 37(5): 440—441

[8] 張筱楠. FPGA中可編程邏輯單元的設計與研究[D]. 西安: 西安電子科技大學, 2009.

[9] 劉業輝. 軟件無線電技術應用分析[J]. 北京工業職業技術學院學報, 2006, 5(3): 11—15.

[10] 熊杰. 采用過采樣提高C8051F020片內ADC分辨率的研究[J]. 無線互聯科技, 2013(10): 126—127.

[11] 侯利軍. 基于DSP的非均勻采樣系統的設計與實現[D]. 武漢: 華中科技大學, 2004.

[12] 劉建康. 基于ARM+FPGA的嵌入式數控系統硬件設計[D]. 哈爾濱: 哈爾濱工業大學, 2013.

[13] 高蓓, 李紹勝. 基于FPGA的寬帶軟件無線電平臺的硬件電路設計與實現[EB/OL]. 北京: 中國科技論文在線[2014-12-12]. http://www.paper.edu.cn/releasepaper/ content/ 201412-331.

[14] 閔超. 基于DSP硬件設計的軟件無線電調制解調技術研究[D]. 包頭: 內蒙古科技大學, 2009.

Design of a Low Power and High Performance Data Acquisition Digital Processing Platform

WU Qi, TAN Zhi-liang, SHANG He

(Institute of Electrostatic and Electromagnetic Protection, Ordnance Engineering College, Shijiazhuang 050003, China)

Objective To construct a software radio platform based on IF signal baseband digital signal processing. Methods A suitable PCB board was designed by selecting a chip design hardware circuit. Results Based on the software radio platform, a hardware design scheme based on A/D + FPGA + D/A was proposed. The system included detailed transceiver circuit principle design of front-end A/D data acquisition and back-end D/A analog data recovery. Conclusion A high-speed baseband digital signal processing platform from front-end data reception to back-end analog transmission is established.

high speed A/D conversion; high speed D/A conversion; software radio; FPGA; digital signal processing

10.7643/ issn.1672-9242.2017.04.013

TJ01；TN92

A

1672-9242(2017)04-0062-06

2016-12-16；

2017-01-16

預研基金項目（9140A33040512JB3402）

吳奇（1993—），男，河北邯鄲人，碩士，主要研究方向為電磁兼容與防護。