一種觸發(fā)型ESD電源鉗位電路

李若飛

（中國電子科技集團公司第四十七研究所，沈陽110032）

一種觸發(fā)型ESD電源鉗位電路

李若飛

（中國電子科技集團公司第四十七研究所，沈陽110032）

ESD電源鉗位的應用始于20世紀90年代中期，到現(xiàn)在它已經(jīng)成為半導體芯片設計及ESD設計綜合的典型應用。將ESD電源鉗位綜合應用到半導體芯片結(jié)構(gòu)中的發(fā)展已經(jīng)成為ESD設計規(guī)則的組成部分，同時也是ESD設計藝術的基本組成部分。在CMOS工藝中，MOSFET型ESD電源鉗位在芯片設計中已經(jīng)成為一種標準的ESD設計實現(xiàn)。觸發(fā)型MOSFET ESD電源鉗位電路能夠彌補柵極接地的NMOS（GGNMOS）在經(jīng)受二次擊穿時的ESD保護缺陷。

MOSFET工藝；ESD電源鉗位；RC觸發(fā)ESD電源鉗位；ESD電源鉗位頻率；電壓觸發(fā)ESD電源鉗位；主/從ESD系統(tǒng)

1 引言

在IC（集成電路）工業(yè)中，ESD（Electro-Static Discharge，靜電放電）是影響IC芯片可靠性的主要因素之一[1]。電源軌之間的ESD電源鉗位是靜電放電的研究領域之一。ESD電源鉗位在20世紀90年代廣泛流行，并在半導體芯片方面取得了很好的ESD成果[2]。從1995年至2005年，ESD MOSFET電源鉗位的研究重點已轉(zhuǎn)移到生產(chǎn)性能較好的ESD電源鉗位、集成設計、物理布局和低泄漏電流方面。ESD電源鉗位達到了功能上和ESD相類似的優(yōu)勢。

2 ESD電源鉗位設計

ESD電源鉗位是通過建立在半導體芯片上為ESD電流建立的額外電流環(huán)路，使得電流從ESD元件向芯片的電源軌和地面流動。ESD電源鉗位的存在可以減少通過電流回路的阻抗，這樣既提高軌到軌的ESD保護也改善引腳到軌的ESD效果。為防止ESD鉗位單元在達到防護功能之前就出現(xiàn)失效，ESD電源鉗位單元的鉗位元件必須確保工作在該元件最大絕對電壓值和最大絕對電流值之下。

ESD電源鉗位有多種不同類型，從概念上來說可以被分為幾個不同的種類。如圖1所示為一個ESD電源鉗位分類圖。

ESD電源鉗位包含兩個基本特征：①ESD電流從電源網(wǎng)絡的一部分傳送到電源網(wǎng)絡的另一部分；②ESD電源鉗位的開啟，一般稱之為“觸發(fā)”狀態(tài)。ESD電源鉗位可以是一個簡單的物理器件，或者是一個復雜電路，也可以是一個系統(tǒng)[3]。現(xiàn)有的ESD電源鉗位中，具有針對ESD脈沖而響應的觸發(fā)特性，該觸發(fā)特征既可以通過瞬態(tài)響應也可以通過電壓的電平響應。

圖1 ESD電源鉗位的分類

3 R C觸發(fā)ESD鉗位

在ESD電源鉗位中，瞬時響應頻率觸發(fā)是為響應ESD事件而設計的觸發(fā)元件。該觸發(fā)元件可以是一個頻率觸發(fā)網(wǎng)絡也可以是一個瞬時響應觸發(fā)元件，此類觸發(fā)網(wǎng)絡稱為“頻率觸發(fā)”。頻率觸發(fā)網(wǎng)絡的優(yōu)點是它們不依賴于開啟電壓。電源觸發(fā)ESD電源鉗位在達到一定直流電壓之前會有一定的延時。頻率觸發(fā)ESD電源鉗位是交流響應的，而不是直流電壓水平。

一般來說，ESD電源鉗位是針對HBM事件和MM事件的響應而設計，而不是針對CDM事件的響應而設計。ESD電源鉗位一般不會因為半導體芯片或系統(tǒng)中電源的上電和斷電而開啟，使得ESD電源鉗位不會因系統(tǒng)事件觸發(fā)而導致“誤觸發(fā)”[4],。另外，對于RF電路，ESD觸發(fā)元件將不會對RF應用頻率進行響應[5]。因此，需要定義一個頻率窗口以適應ESD電源鉗位及這些網(wǎng)絡的頻率范圍，如圖2所示為ESD電源鉗位頻率窗口。

RC觸發(fā)MOSFET基本的元件縮小與每一代工藝技術成比例，并與數(shù)字COMS電路兼容。有了這種按比例縮小的ESD解決方案，技術工藝上的設計遷移或設計上的“縮小”都十分簡便。

RC觸發(fā)ESD電源鉗位包含三部分：RC頻率辨別電路、反相器驅(qū)動電路、MOSFET輸出鉗位元件。

在RC頻率辨別電路中，需要電阻和電容元件來形成RC鑒別網(wǎng)絡。反相器驅(qū)動電路是在RC鑒別器網(wǎng)絡電路和MOSFET輸出鉗位單元間用一系列的反相元件組成的。其作用是輸出鉗位分離出頻率辨別電路和驅(qū)動輸出鉗位MOSFET柵電壓[6]。如無反相器驅(qū)動級，則MOSFET鉗位的輸出電容將與電容元件并聯(lián)，使得MOSFET輸出鉗位的電容影響響應頻率。

圖2 ESD電源鉗位頻率窗口

如圖3所示為一個RC觸發(fā)MOSFET電源鉗位電路。一個MOSFET和電容元件作為RC鑒別電路。ESD脈沖激活RC鑒別裝置，這一信號傳送給反相級以驅(qū)動MOSFET泄放ESD電流。在這種設計中調(diào)整反相器尺寸是為了避免RC誤觸發(fā)而設計的。

圖3RC觸發(fā)MOSFET ESD電源鉗位模塊

4 改進型R C觸發(fā)電源鉗位電路

在普通的RC觸發(fā)型電源鉗位電路中電阻和電容既要負責做為電路的ESD沖擊檢測元件，又要做為泄放晶體管開啟足夠時間的延遲，所以單獨的RC電路需要的面積相對較大。在保證泄放晶體管開始時間的同時也保證在正常上電時其關閉的足夠好，以避免不必要的漏電。

如圖4所示為一種RC觸發(fā)型電源鉗位ESD保護電路，采用把泄放晶體管的開啟和關斷通路進行分開設計的方法[7]。該設計中，泄放晶體管的開啟時間主要由泄放晶體管的關斷通路延遲時間決定，這樣就可以使得探測ESD沖擊作用的電容（C1）和電阻（R1）在設計時有所減小，同時電路版圖的面積也得到了相應減小。在防止電路快速上電時被誤觸發(fā)的能力上也得到了增強，即便泄放晶體管被一個快速上電電壓誤觸發(fā)，保護電路也會在關斷通路一定的延遲時間之后脫離誤觸發(fā)狀態(tài)，從而有效避免 了閂鎖問題[8]。

圖4 RC觸發(fā)型電源鉗位ESD保護電路

在該設計中，泄放晶體管的開啟時間是由其關斷通路的等效RC延遲來決定的。當ESD沖擊來臨時，泄放晶體管開啟時間越長，對保護電路自身的可靠性越好。通過調(diào)節(jié)M1、C2及M2、C3所構(gòu)成的兩級RC結(jié)構(gòu)達到與ESD沖擊探測電阻電容結(jié)構(gòu)同樣大小的等效時間常數(shù)。如圖5為泄放晶體管（Mbig）柵電壓隨時間變化波形圖、如圖6為電路輸出電壓隨時間變化波形圖。

圖5 泄放晶體管柵電壓隨時間變化波形圖

圖6 電路輸出電壓隨時間變化波形圖

5 結(jié)束語

集成電路芯片的ESD防護設計是保證芯片能夠正常工作的必備條件之一，芯片設計者需要為芯片設計一個有效的防靜電沖擊機制，在ESD事件發(fā)生時能夠把沖擊帶來的靜電電荷放掉。而既要保證內(nèi)部功能電路的正常工作，又要讓鉗位電路占據(jù)恰當?shù)男酒娣e，從而在防護性能和防護成本之間找到一個最好的折中點一直是芯片設計者努力的方向。

[1]EA Amerasekera,C Duvvury.ESD in Silicon Integrated Circuits[J].J Wiley,1995,9(5):208.

[2]WD Mack,RG Meyer.NewESD protection schemes for BiCMOS Processes with application to cellular radio designs[J]. IEEE International Symposium on Circuits and Systems, 1992(6):2699-2702.

[3]JC Bernier，GD Croft，WR Young.A process independent ESD design methodology[J].IEEE International Symposium on Circuits&Systems,1999(1):218-221.

[4]SH.Voldman.ESD:RF Technology,and Circuits[M].Chichester,UK:John Wileyand Sons,Ltd,2006-10.

[5]VA Vashchenko,A Shibkov.ESD Design for Analog Circuits [M].NewYork:Springer,2010.

[6]Steven H Voldman.ESD:physics and Devices[M].Chichester,UK:John Wileyand Sons,Ltd,2004.

[7]M Stockinger,JW Miller.Advanced ESD rail clamp network design for high voltage CMOS applications[J].Proceedings of the Electrical Overstress/Electrostatic Discharge(EOS/ESD) Symposium,2004:1-9.

[8]PCF Tong,W Chen，RHC Jiang，J Hui.Active ESD shunt with transistor feedback to reduce latchup susceptibility or false triggering[J].Proceedings ofthe IEEE International Symposium on the Physical and Failure Analysis of Integrated Circuits(IPFA),2004(2)：89-92.

A Trigger Circuit of ESD Power Clamp

Li Ruofei
（The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032，China）

ESD power clamp is used in the middle of 1990s,and it has become a typical application in the design of semiconductor chip and ESD.The ESD power clamp applied to the semiconductor structure has become the components of ESD design rules and ESD design art.In CMOS technology,ESD power clamp using MOSFET becomes a standard ESD realization.ESD power clamp using MOSFET trigger can help GGNMOS perform circuit protect against the second breakdown shock.

MOSFET technology;ESD(Electro-Static Discharge)power clamp;RC trigger ESD power clamp;ESD power clamp frequency;Voltage triggering ESD power clamp;Master-slave ESD system

10.3969/j.issn.1002-2279.2017.02.005

TN402

A

1002-2279-（2017）02-0019-03

李若飛（1984-），男，遼寧省沈陽市人，工程師，主研方向：集成電路設計。

2016-06-15