一種封裝管殼快速建模方法

侯建平 張家訓 何 凱

（深圳市國微電子有限公司，廣東 深圳 518057）

一種封裝管殼快速建模方法

侯建平 張家訓 何 凱

（深圳市國微電子有限公司，廣東 深圳 518057）

隨著芯片工作頻率越來越高，越來越多的封裝被應用于高速電子系統(tǒng)。IC封裝的電性能在整個系統(tǒng)性能上起著越來越重要的作用。工程師經(jīng)常會遇到基板層數(shù)減少或者電源地管腳數(shù)量有限，但以W irebond形式封裝的IC仍要工作在超高的頻率。在封裝電性能未知的情況下要確認整個芯片是否能正常工作將非常困難，這將會影響產(chǎn)品推向市場的時間。為了提高設(shè)計效率及成功率，有必要從Chip-Package-Board的系統(tǒng)仿真中找出設(shè)計的盈余。基于此原因，需要評估出封裝管殼的寄生參數(shù)并用于系統(tǒng)的仿真。本文介紹了一種管殼建模的快速方法。

封裝；高速系統(tǒng)；信號完整性；寄生參數(shù)；建模

1 引言

集成電路的封裝管殼通常包含有引線鍵合絲、基板與焊接管腳。其中引線鍵合絲用于連接dies與基板；基板則包含有綁定焊盤、金屬走線、過孔等連接通路。常見的管腳有BGA錫球、Leadframe等形式。圖1為一個BGA封裝設(shè)計的立體圖。

圖1 BGA封裝設(shè)計立體圖

高頻信號在管殼內(nèi)傳輸時，不能把管殼內(nèi)的傳輸通路看作簡單的導線。管殼中的引線鍵合線、綁定焊盤、金屬走線、過孔、錫焊球都存在著寄生參數(shù)。寄生的電感、電容將使信號產(chǎn)生畸變并造成電源的擾動。

在芯片設(shè)計階段，工程師通過仿真來確認設(shè)計是否滿足要求，而仿真環(huán)境是否貼近真實環(huán)境將影響仿真結(jié)果。因此，仿真時需將封裝管殼的寄生參數(shù)添加進去，所以需要找到一種方法能夠快速地評估出管殼的寄生參數(shù)。

2 建模方法

采用仿真建模法。仿真時需用到Sigrity Xtractim軟件。

3 建模步驟

3.1 文件準備

提取模型需先準備管殼文件--*.mcm類型管殼設(shè)計文件。采用Sigrity Xtractim提取管殼模型。但是Xtractim軟件不能識別*.mcm類型文件，需先用Sigrity spdgen軟件打開*. mcm文件并另存為*.spd文件。

3.2 參數(shù)設(shè)置

提取管殼模型前，需進行一系列參數(shù)設(shè)置。參數(shù)設(shè)置涉及兩個方面，分別是仿真軟件與管殼相關(guān)設(shè)置。軟件需要設(shè)置運行模式和仿真時的運行頻率。采用提取模式能夠直接生成管殼的SPICE模型，運行頻率則設(shè)置為管殼芯片的最高工作頻率。管殼相關(guān)的設(shè)置主要有封裝整體設(shè)置、基板參數(shù)、鍵合絲、封裝管殼管腳參數(shù)。

（1）封裝整體設(shè)置

封裝整體設(shè)置主要有三項，分別是：Die安置模式、封裝類型、綁定與倒裝選擇。圖2為封裝設(shè)置選擇。

圖2 封裝設(shè)置選項圖

（2）基板參數(shù)設(shè)置

基板需要設(shè)置的參數(shù)主要有：疊層厚度（包括導電層和介質(zhì)層）、導電率、介電常數(shù)、損耗正切角。圖3為基板疊層參數(shù)設(shè)置。

圖3 基本疊層設(shè)置圖

（3）引線鍵合絲設(shè)置

引線鍵合絲需要設(shè)置的參數(shù)主要有：鍵合絲直徑、電導率、綁定模型（涉及綁定角度、高度、長度）。圖4為引線鍵合絲參數(shù)設(shè)置。

圖4 鍵合絲參數(shù)設(shè)置圖

（4）BGA錫焊球設(shè)置

BGA錫焊球需要設(shè)置的參數(shù)主要有：最大直徑（Dmax）、管殼接觸面直徑（D2）、PCB板接觸面直徑（D1）、焊接后高度（HT）、材料電導率。圖5為BGA錫焊球參數(shù)設(shè)置。

圖5 BGA錫焊球參數(shù)設(shè)置

3.3 執(zhí)行仿真生成管殼模型

完成所有設(shè)置后，在Xtractim文件中執(zhí)行仿真，軟件將根據(jù)管殼設(shè)計文件提取出管殼的模型。模型類型有SPICE模型和IBIS模型，其中SPICE模型有T型和Pi型兩種，自動生成的模型名稱后綴為*.ckt。

3.4 查看結(jié)果

（1）生成模型檢查

仿真完成后，軟件可自動生成管殼模型，類型有：SPICE模型（有T型和Pi型兩種）和IBIS模型，圖6為模型概覽界面。

圖6 模型概覽圖

（2）查看具體寄生參數(shù)

仿真完成后，在“View/Export Results”流程欄里點擊“RLCPer Net”可以查看每個網(wǎng)絡的RLC寄生參數(shù)，圖7為傳輸網(wǎng)絡的RLC寄生參數(shù)。

圖7 網(wǎng)絡RLC參數(shù)圖

也可在“View/Export Results”流程欄里點擊“RLC vs. Net Length”查看RLC參數(shù)與走線長度的關(guān)系，圖8為RLC參數(shù)與傳輸網(wǎng)絡長度的直觀顯示圖。

圖8 RLC參數(shù)與傳輸網(wǎng)絡長度關(guān)系圖

也可在“View/ExportResults”流程欄里點擊“CrossTalk”查看走線與相鄰走線的串擾，圖9為相鄰傳輸網(wǎng)絡的串擾強度圖。

圖9 相鄰傳輸網(wǎng)絡串擾強度圖

4 結(jié)論

采用Sigrity Xtractim軟件可以快速提取封裝管殼模型：SPICE模型或者IBIS模型。也可以方便查看各個網(wǎng)絡的寄生參數(shù)甚至分段寄生參數(shù)。對比上述寄生參數(shù)與理論計算結(jié)果非常接近。在芯片成型后，對比仿真結(jié)果和實測結(jié)果，也非常接近。實踐證明模型是準確可靠的。

[1]Cadence.X tractIM User’sGuide[Z].Version 16.6,January 17,2014.

[2]Cadence.X tractIM Tutorial[Z].Version 16.6,January 3,2014.

A FastMethod ofModel Building of the Package

Hou Jianping Zhang Jiaxun He Kai
(Shenzhen StateM icroelectronicsCo.,Ltd.,Shenzhen 518057,Guangdong)

As theworking frequency of the integrated circuits increased,more kinds of package have been used in high speed electronic system.The electronic performance of the package plays amore important role in the system than ever.Engineersw illalwaysmeet the situation that the layers of the base-boardmustbe reduced or the numberof the power pins is lim ited,however the IC packaged inWirebondmay stillbeworked in high frequency.It’svery difficult to confirm the IC’sworking conditionwhen the performance of package isunclear,whichw ill cause the delay of productextension.In order to improve the efficiency of the design,it’s necessary to find themargin of the design through the emulation of the“Chip-Package-Board”system.Based on this reason,the parasitical parameter of the packagemust be evaluated and used in the system emulation.This paper introduces a fastmethod to build the packagemodel.

package;high speed system;signal integrality;parasitize parameter;modelbuilding

TN405

A

1008-6609(2017)06-0034-03

侯建平（1979-），男，江西興國人，學士，工程師，研究方向為集成電路的系統(tǒng)驗證。