基于Verilog的模板匹配技術

宋緒勇+陳宇澤

摘 要：本設計主要針對燃氣表、水表等計量表在生產廠家或計量檢測單位對其進行質量檢驗時的流量脈沖數檢測環節，即計量表內通過的檢測介質的整體積數采樣環節。以FPGA為硬件平臺，采用硬件描述語言（Verilog）完成軟件設計。設計充分利用FPGA并行處理的優勢，搭配高速時鐘信號，實現了數據流實時處理，克服了傳統圖像處理響應慢的問題。著重介紹了圖像二值化處理，模板采集與儲存及模板匹配環節的設計。

關鍵詞：FPGA；Verilog；圖像處理；匹配

中圖分類號：TP391.41 文獻標志碼：A 文章編號：2095-2945（2017）21-0043-02

1 總體流程

將裝置的攝像頭對準計量表盤的某一位數字后，接通電源，裝置開始工作如圖1所示，系統總體工作流程如下：前端的圖像傳感器采集到圖像信息，經過模塊內部的A/D轉換，傳輸到FPGA芯片內部，經過二值化，將圖像轉換為黑白圖片；通過點擊功能切換按鍵，將裝置切換到模板存儲狀態，此時根據圖片的像素位置信息，選取指定大小的圖像數據，按照順序存儲至SDRAM；點擊圖像實時對比按鍵，將裝置切換至圖像實時比對狀態，此時圖像傳感器采集的圖像數據跟存儲的模板圖像數據進行實時比對，當兩個圖像滿足相似度閾值要求的時候，輸出脈沖信號，傳送至上位機，表示計量表轉了一圈，上位機得到的脈沖數也就是燃氣表的整十體積采樣值。

2 圖像采集

攝像頭我們采用的是OV7670攝像頭，主要因為它具有640*480的分辨率，性價比高，體積小，工作電壓低，適合嵌入式應用；具有標準的SCCB接口，兼容IIC接口，可以輸入整幀、子采樣、取窗口等方式的各種分辨率8位影像數據；支持圖像縮放，具備手動調焦功能。通過OV7670的行輸出時序和幀時序圖可以看到。在行同步信號HREF為高時，每一個PCLK時鐘，輸出一個字節。值得注意的是，在RGB565格式中每兩個字節組成一個像素（高字節在前，低字節在后），因此每兩個時鐘信號輸出一個像素。當VSYNC為高時，產生一個幀同步信號，因此每產生兩個幀同步信號完成一幀數據的傳輸。這部分的程序和攝像頭初始化的程序在市面上已經很成熟，這里直接采用，不再贅述。

3 圖像二值化處理

為了便于進一步的圖像數據處理，我們首先進行圖像數據的二值化。這樣做的目的是減少數據量，凸顯目標區域的輪廓。實現方法如下：已知圖像數據格式為RGB565，計量表盤數字為白色，底色為暗色。當某一像素點為白色時，其R值G值B值應幾乎相等，即|R-G|≈0且|G-B|≈0且|R-B|≈0成立，程序實現如下：

if（（（（sys_data_in[15：11]-sys_data_in[10：6]）<3）||（（sys_data_in[15：11]-sys_data_in[10：6]）>28））&&（（（sys_data_in[15：11]-sys_data_in[4：0]）<3）||（（sys_data_in[15：11]-sys_data_in[4：0]）>28））&&（（sys_data_in[15：11]+sys_data_in[10：5]+sys_data_in[4：0]）>50））

begin data_add <=16'b1111111111111111； end

else begin data_add <=16'd0；End

公式中的3和28是根據大量實驗得到的最為合理的閾值選擇。

4 模板采集與儲存

為保證圖像數據處理的快速性，設置了一個大小涵蓋數字輪廓的框，只需對框內數據進行采集和儲存即可。經過大量測試，最終確定框的大小為200*280。在模板儲存方面，經過二值化后，每一個16位圖像素點值均為0或1，只需取其中一位即可。因此設置了一個大小為65536的ram來儲存模板數據。這部分的signaltap程序仿真如圖2所示。從圖中可以看到在ram使能信號（ram_enable）為高時，ram內的數據（ram_data）隨著時鐘信號（ram_clk）存取了1位二值化后的圖像數據（data_add），同時ram地址（ram_waddr）疊加。仿真符合預期效果。

5 模板匹配

在SDRAM_CTRL內主要完成SDRAM的初始化和圖像數據的寫讀操作，初始化包括時鐘，使能，片選，行列地址等信號。由于攝像頭和顯示屏對數據速度要求不一樣，SDRAM在這里起到數據緩沖作用。從SDRAM中讀出的圖像數據經過處理后與模板數據進行匹配，當滿足一定閾值時，輸出脈沖信號，表示當前圖像與模板匹配。匹配算法設計如下：將檢測初始時刻定為相似度由符合條件變為不符合條件的下降沿時刻，將數字表盤轉動一圈后輸出信號的時刻也定為相似度由符合條件變為不符合條件的下降沿時刻。中間的時間間隔就是表盤轉動一圈再次達到初始位置所需的時間。同時發現將閾值設為88%時結果最為理想。這部分仿真如圖3所示。從圖中可以看出，當相同像素數量達到199*279*0.88=48858（199和279為框內數據行列數）時，輸出信號（LED[0]）變高，仿真符合預期效果。

6 結束語

相比于傳統在計算機上建立滾輪數字模板庫進行數字識別的方法，這種模板匹配方法與數字無關，只比較圖像是否高度相似，不用考慮數字識別是否準確，圖像初始位置不論在何處都可任意選取，實現了模板多樣化，可以更多的應用到圖像重復性檢測領域。就系統響應速度而言，由于采用了數據流處理，所有數據均在FPGA內部完成，系統響應更快，抗干擾能力更強。

參考文獻：

[1]夏宇聞.Verilog數字系統設計教程[J].單片機與嵌入式系統應用，2003（6）：51.

[2]柴震海.圖像并行處理技術[J].紅外，2005（3）：27-33.

[3]王德勝，康令州.基于FPGA的實時圖像采集與預處理[J].電視技術，2011，35（3）：32-35.

[4]付昱強.基于FPGA的圖像處理算法的研究與硬件設計[D].南昌大學，2006.

[5]延明.FPGA在數字圖像處理中的應用[J].電子技術，2005，32（1）：76-78.