鎖相接收機掃描電路數字化設計

丁亞軍， 成志鋒， 傅黎黎， 陳 煦

（1.中國航天科技集團有限公司，北京100048；2.上海無線電設備研究所，上海200090）

0 引言

鎖相接收機具有靈敏度高、跟蹤性能好、能從噪聲信號中提取出微弱信號等優點，廣泛應用于航天、無線電遙測遙控、雷達和移動通訊及其它技術領域中[1]。鎖相接收機依靠環路自身捕獲能力對信號進行捕獲，但是捕獲帶寬窄、捕獲時間長，還可能出現遲滯、假鎖等不可靠的捕獲現象。輔助頻率捕獲方法較多，不同使用場合，輔助捕獲設備的復雜程度有較大差異。常用的捕獲方法有自動掃描法、輔助鑒頻法、帶寬切換法等。自動掃描法是實現快速、可靠頻率穩定捕獲的工程方法。在寬頻帶情況下，它是搜索、截獲淹沒在噪聲中的信號的重要方法。以前，輔助掃描采用模擬掃描電路實現[2]。

在模擬掃描電路的設計和使用過程中，碰到許多問題。首先，模擬掃描電路的性能隨組成電路的電容、電阻允差而變化；其次，模擬電路性能隨溫度的變化而變化，隨著器件的老化性能發生漂移，影響貯存壽命。為解決這些問題，本文采用了數字化掃描捕獲電路。從鎖相接收機原理出發，根據數字掃描階躍捕獲需求進行理論推導，并進行了數字掃描電路設計和測試。結果表明，數字化設計是有效性。

1 基本原理

鎖相接收機本質上是一個采用移頻混頻鎖相體制的超外差接收機[3]，其原理框圖如圖1所示。鎖相環電路依靠掃描電路實現環路搜索捕獲功能。

在鎖相接收機的捕捉階段，主要完成天線輸入信號頻率的捕捉。鎖相接收機根據掃描電路送出的鋸齒波掃描信號，微波本振產生從低到高的射頻掃描信號。該射頻信號與天線接收信號進行混頻，經中頻放大后，與中頻參考信號進行比相，比相輸出信號經過窄帶環路濾波后作為環路誤差。當本振頻率掃描到外部天線信號頻率附近時，鎖相接收機停止掃描，依靠環路本身的捕捉能力使微波本振的頻率穩定地鎖定在天線信號頻率上。

為了縮短捕獲時間，應盡量提高掃描速率。但是，過高的掃描速率可能會導致信號在窄帶濾波器內停留時間太短，不能及時鎖定。當環路阻尼系數在0.7～1.0范圍內，允許的最大捕獲掃描速率Λ的經驗公式為

式中：S/N是環路信噪比。

最大掃描速率可以通過鎖相接收機的環路濾波器的參數調整，實現最優掃描。以有源積分二階鎖相環路為例，主要調整參數為R1、R2、C，如圖2所示。

假定比相器靈敏度為Kd=0.56 V/rad，微波本振壓控斜率Ko=2π×0.75×106rad/（V·s），環路濾波增益Ao=20，C=0.01μF，R1=12.1 kΩ，R2=220Ω。建立MATLAB仿真模型，可以得到最大掃描速度隨R1、C變化的三維仿真結果，如圖3所示。從圖中可以看出：當C小于2μF時，最大掃描速率隨著電阻R1的減小而增大；當R1小于100 kΩ時，最大掃描速率隨著C的減小而增大。當R1、C較大時，最大掃描速率都很小。

2 數字化設計

依據上述分析，只要掃描速度選擇合適，就可以實現捕捉[4]。模擬自動掃描電壓信號是一個周期鋸齒波，微波本振在這個電壓作用下，頻率從小（fL）到大（fH）變化，如圖4（a）所示。采用數字階梯掃描電路替代模擬自動掃描電路時，需要選擇合適的數字階梯。數字階梯掃描電壓產生一個周期性的階梯電壓，微波本振在這個階梯電壓作用下，頻率發生階梯狀的變化，如圖4（b）所示。由圖4中可見，在模擬方式下，由于模擬電路的充放電特性，在第二次掃描前，掃描電壓回到初始位置的時間較長。在數字方式下，可以在很短的時間內，返回初始位置。

為了縮短捕獲時間，應盡量減小階躍的間隔Δt，增大跳變頻率Δf。

微波本振單次跳變頻率必須小于兩倍環路的捕捉帶寬，以保證在數字階梯掃描過程中捕獲信號[5]。對于前文設定的環路參數，相應環路直流總增益為

環路的自然角頻率ωn為

環路的阻尼系數ξ為

環路捕捉帶為

可見，微波本振的跳變頻率為兩倍的Δfp，即3.526 MHz。考慮到不同產品環路KD、Ko的個性差異和高低溫變化，為確保每次數字階梯掃描都能夠截獲信號，應留有一定的余量。

單次頻率跳變的時間間隔由最大捕捉時間和環路鎖定判斷時間決定。在單次跳變條件下，鎖相環捕獲鎖定時間Tq為環路鎖定判定時間TLmax和跳變頻率下環路捕捉時間Tp之和。

環路鎖定判斷時間是指初始檢測信號到確認環路鎖定所需要的時間，通常為400μs。留有余量，取0.5 ms。如果微波本振單次搜索跳變1 MHz，總掃描頻率帶寬200 MHz，則總掃描時間為100 ms。

3 硬件設計

如上所述，數字掃描電路的計算量較小，采用單片機、CPLD、FPGA均可以完成上述功能。為獲得更好的相位噪聲，本設計采用CPLD，硬件原理框圖如圖5所示。

硬件電路板以CPLD為中心，配置相應的晶振、EPROM等輔助器件，完成所有算法[6]。電路設計了邏輯輸入、邏輯輸出、4路模擬輸出。電源采用數字5 V和模擬5 V隔離的方式，降低數字電路對模擬電路的影響。CPLD的電源均采用線性電源，降低掃描電路板的數字噪聲，提高產品的相位噪聲性能。

4 試驗探索

設置掃描速率為0.5 MHz、1 MHz、2 MHz，掃描方向為正向、反向，共6個狀態試驗，試驗結果如表1所示。

表1 數字掃描試驗結果

由表1可見，掃描階躍頻率越大，掃描截獲時間越短。當掃描階躍頻率到達理論極限（3.5 MHz）時，正向掃描將出現偶爾不截獲的臨界情況，而反向掃描能夠穩定截獲。這是因為VCO本身存在一個正向頻率漂移，使正向階躍出現了超出鎖相接收機的捕捉范圍，導致環路失鎖。根據一級降額的設計準則，留有50%以上的余量，即采用1 MHz作為該鎖相接收機數字掃描階躍頻率。

5 結束語

本文針對模擬掃描電路設計和使用遇到的實際問題，對鎖相接收機模擬掃描電路進行數字化設計改進。通過鎖相接收機掃描電路數字階梯掃描速度分析與試驗，得到了最穩健的數字階梯掃描速率。