數(shù)字邏輯電路教學(xué)模式改革的探索與研究

摘 要：數(shù)字邏輯電路是計(jì)算機(jī)類、電子類專業(yè)的專業(yè)基礎(chǔ)必修課程，本課程原理性和操作性都很強(qiáng)，對(duì)于計(jì)算機(jī)專業(yè)來(lái)說(shuō)，它是計(jì)算機(jī)組成原理、嵌入式等后繼硬件課程必需的先修課程，其教學(xué)效果直接影響到后繼的硬件課程。

關(guān)鍵詞：數(shù)字邏輯；電路教學(xué)；模式改革。

傳統(tǒng)的教學(xué)模式，都是先講解理論知識(shí)，理論知識(shí)主要以邏輯關(guān)系、組合電路的分析設(shè)計(jì)、組合電路模塊的應(yīng)用、觸發(fā)器、時(shí)序電路幾個(gè)部分組成，實(shí)踐部分則是在試驗(yàn)箱上以插拔式實(shí)驗(yàn)為主，這種實(shí)踐方式的優(yōu)勢(shì)在于學(xué)生容易接受、操作簡(jiǎn)單，但這種方式也容易使得學(xué)生走進(jìn)誤區(qū)，主要有四個(gè)表現(xiàn)：

一是學(xué)生會(huì)以為數(shù)字邏輯電路主要就是連線操作，從而出現(xiàn)“重‘操作，輕理論”的現(xiàn)象，此處的“操作”僅僅停留在連線上，最常見(jiàn)的現(xiàn)象是學(xué)生做出實(shí)驗(yàn)效果，但不知道為什么會(huì)有相應(yīng)的結(jié)果，更談不上如何去應(yīng)用電路模塊，所以我們經(jīng)常會(huì)見(jiàn)到熟練的“連線操作工”，卻不是電路學(xué)的很好的同學(xué)，因?yàn)樗⒉皇煜ぴ硇灾R(shí)，不懂得實(shí)驗(yàn)為什么會(huì)有相應(yīng)的結(jié)果，只是為了連線而連線。

二是會(huì)讓學(xué)生忽視對(duì)理論知識(shí)的學(xué)習(xí)，這點(diǎn)在組合電路的設(shè)計(jì)中體現(xiàn)的比較明顯，因?yàn)橛械膶W(xué)生太注重連線，認(rèn)為只要連出電路，無(wú)所謂設(shè)計(jì)流程和邏輯關(guān)系，在設(shè)計(jì)的時(shí)候完全不按照設(shè)計(jì)流程按部就班的進(jìn)行，而是在試驗(yàn)箱上反復(fù)嘗試，對(duì)于較簡(jiǎn)單的功能或許還有可能實(shí)現(xiàn)，對(duì)于比較復(fù)雜的功能，這種嘗試無(wú)疑是徒勞，所以實(shí)踐是需要理論知識(shí)支撐的。

三是學(xué)生被實(shí)驗(yàn)中出現(xiàn)的芯片損壞、接觸不良、導(dǎo)線不通等問(wèn)題干擾，不僅耽誤了大量的時(shí)間在排查錯(cuò)誤上，還會(huì)打消學(xué)生實(shí)驗(yàn)的積極性。

四是學(xué)生會(huì)認(rèn)為數(shù)字邏輯電路是純硬件的課程，跟軟件、編程沒(méi)有一點(diǎn)點(diǎn)關(guān)系，我們知道，計(jì)算機(jī)軟硬一家，兩者相輔相成，誰(shuí)都不可能只使用硬件或軟件。

除了傳統(tǒng)教學(xué)模式對(duì)學(xué)生產(chǎn)生的以上三方面誤導(dǎo)以外，從技術(shù)角度來(lái)說(shuō)，傳統(tǒng)的教學(xué)模式與現(xiàn)在世界上流行的先進(jìn)技術(shù)脫節(jié)。

新工科環(huán)境下，要求高校注重學(xué)生的系統(tǒng)認(rèn)知、系統(tǒng)分析和設(shè)計(jì)、系統(tǒng)應(yīng)用等計(jì)算機(jī)系統(tǒng)能力的培養(yǎng)，培養(yǎng)出高質(zhì)量的應(yīng)用型人才，使得學(xué)生走出校門能夠快速適應(yīng)以新技術(shù)、新業(yè)態(tài)、新產(chǎn)業(yè)為特點(diǎn)的新經(jīng)濟(jì)發(fā)展，這就要求我們必須對(duì)數(shù)字邏輯電路課程的教學(xué)模式進(jìn)行改革。

目前，許多高校為了提高學(xué)生對(duì)數(shù)字邏輯電路課程的學(xué)習(xí)興趣，提高教學(xué)效果，都已采用軟硬結(jié)合的教學(xué)方式，把硬件描述語(yǔ)言引入到數(shù)字邏輯電路中，主要采用的有VHDL、Verilog、SystemC、System Verilog等，仿真軟件以Logisim和Vivado為主打，在這些仿真軟件上不僅可以實(shí)現(xiàn)數(shù)字邏輯電路，還可以對(duì)計(jì)算機(jī)組成原理等后繼硬件課程進(jìn)行，最終在實(shí)驗(yàn)平臺(tái)上實(shí)現(xiàn)邏輯功能。本文我們采用了Verilog語(yǔ)言、Vivado環(huán)境，所采用的實(shí)驗(yàn)平臺(tái)是基于Xilinx Artix-7 FPGA研發(fā)平臺(tái)，以數(shù)字邏輯電路中的分頻器實(shí)驗(yàn)項(xiàng)目為例介紹。

不管是傳統(tǒng)的教學(xué)模式，還是改革后的教學(xué)模式，分頻器都是必做的實(shí)驗(yàn)項(xiàng)目之一，與傳統(tǒng)模式不同的是，不再使用插拔式試驗(yàn)箱，而是采用了Verilog語(yǔ)言和Vivado環(huán)境，所以在實(shí)驗(yàn)之前的理論教學(xué)環(huán)節(jié)中需要增加有關(guān)編程規(guī)則的介紹。

同一功能在實(shí)現(xiàn)時(shí)方法不是唯一的，此處是以對(duì)時(shí)鐘端實(shí)現(xiàn)分頻為例，編程思路是以if循環(huán)為主，首先在模塊中聲明模塊的輸入和輸出端口：

input clk，

output clk_out

再通過(guò)常量COUNTER_WIDTH對(duì)reg型變量reg_cnt建立數(shù)組來(lái)對(duì)存儲(chǔ)器建模，實(shí)現(xiàn)對(duì)存儲(chǔ)器的讀寫：

parameter COUNTER_WIDTH = 27；

reg [COUNTER_WIDTH-1：0] reg_cnt =27'd100000000；

reg tmp = 1'b0；

最后在always塊中使用If語(yǔ)句實(shí)現(xiàn)對(duì)時(shí)鐘端的分頻：

always @（posedge clk）

if （reg_cnt > 1'b0）

reg_cnt <= reg_cnt - 1'b1；

else

begin

reg_cnt <=27'd100000000；

tmp <= ～tmp；

end

assign clk_out = tmp；

源文件在綜合沒(méi)有錯(cuò)誤之后，在下板之前，可以進(jìn)行仿真，為了更好的觀察分頻效果，可適當(dāng)調(diào)整仿真時(shí)間，仿真效果如圖1所示：

圖1中第一條是時(shí)鐘端clk波形，第二條是輸出端clk_out的波形，從波形周期或頻率的變化上可以明顯觀察到分頻效果。

仿真結(jié)束后進(jìn)行管腳約束，生成相應(yīng)的約束文件，再編譯生成Bit流文件，最后就可以連接開(kāi)發(fā)板（Open Target）并下板（Program Device），在開(kāi)發(fā)板的上也能觀察到分頻效果。

通過(guò)分頻器的實(shí)驗(yàn)過(guò)程來(lái)看，新型的教學(xué)模式完全顛覆了傳統(tǒng)教學(xué)模式，不管是理論教學(xué)環(huán)節(jié)還是實(shí)踐環(huán)節(jié)都有很大的變化，尤其是實(shí)踐環(huán)節(jié)幾乎是與傳統(tǒng)的實(shí)驗(yàn)方式完全不同，不再是以連線為主的純硬件操作，而是通過(guò)代碼驅(qū)動(dòng)實(shí)驗(yàn)板實(shí)現(xiàn)邏輯功能，這種教學(xué)模式能夠把軟硬件有機(jī)結(jié)合，使學(xué)生從繁瑣的連線及線路錯(cuò)誤的排查中解脫出來(lái)，把學(xué)習(xí)的重點(diǎn)放在代碼的優(yōu)化和對(duì)邏輯關(guān)系的應(yīng)用上，如何通過(guò)硬件描述語(yǔ)言實(shí)現(xiàn)邏輯功能成為學(xué)生學(xué)習(xí)和實(shí)踐的重心，大大提高了學(xué)生的編程能力、對(duì)理論知識(shí)的應(yīng)用能力以及學(xué)習(xí)的興趣，不管是從教學(xué)效果以及數(shù)字邏輯電路與后繼課程的銜接上來(lái)說(shuō)，還是從教學(xué)過(guò)程中對(duì)學(xué)生FPGA開(kāi)發(fā)能力培養(yǎng)的角度來(lái)說(shuō)，對(duì)數(shù)字邏輯電路的理論和實(shí)踐教學(xué)進(jìn)行全方位的改革勢(shì)在必行。

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作者簡(jiǎn)介：

朱學(xué)玲 （1979.10-），女，漢族，宿州人，安徽新華學(xué)院，講師，本科，主要研究方向：計(jì)算機(jī)技術(shù)