MEMS數字檢波器用高精度抽取濾波器的設計與實現

湘潭大學物理與光電工程學院 湖南省微光電與系統集成工程實驗室 李 凡 金湘亮

MEMS數字檢波器用高精度抽取濾波器的設計與實現

湘潭大學物理與光電工程學院 湖南省微光電與系統集成工程實驗室 李 凡 金湘亮

針對類似石油勘探應用中采用一位數據輸出的高精度MEMS數字檢波器，設計數字抽取濾波器對輸出數據做進一步處理。首先基于Matlab的simulink建模平臺搭建完整的MEMS數字檢波器系統模型，使用Filterbuilder工具箱進行數字抽取濾波器設計與建模，結果表明經過數字抽取濾波器濾波后，信噪比僅下降1dB。其次使用Verilog硬件語言實現該濾波器，使用雙時鐘實現四通道數據分配，降低資源消耗。通過Modelsim與Quarts2進行聯合仿真，結果顯示通帶波紋小于0．02dB，阻帶衰減小于-130dB，該濾波器效果達到設計要求。

MEMS；數字抽取濾波器；Verilog

0 引言

MEMS數字檢波器廣泛應用于航空航天，石油探測，生物學等各種領域。在諸如石油探測的高精度應用中，MEMS數字檢波器中的加速度傳感器大多使用sigma-delta調制器來獲得較好的性能[1][7]；文獻[2][3]研究了MEMS加速度閉環系統仿真參數；文獻[4]中提到搭配一位量化器來獲得最高的線性度，以解決量化臺階之間的非線性失配問題,并構成一個穩定的回路。但一位輸出數據無法直觀地還原原始信號波形，而過采樣ADC的噪聲整形特性使量化噪聲被排至高頻率區間。

針對這個問題，本文以簡便的濾波器設計工具設計數字抽取濾波器,建模仿真并用Verilog硬件語言實現，用以濾除高頻段的量化噪聲，同時將一比特數據流還原為原始波形，將輸出速率降至奈奎斯特頻率。

1 MEMS數字檢波器系統結構

傳統MEMS數字檢波器系統結構如圖1所示，輸入加速度信號通過一個敏感MEMS器件引起電容變化，通過一個C/V讀出電路將電容變化轉為電信號，繼而通過過采樣ADC進行采樣轉為數字信號，一位量化器將輸出表達為1bit數據流，這種方法解決了量化臺階之間的非線性失配問題。1bit數據流輸出以靜電力反饋形式反饋至敏感MEMS器件以維持器件的平衡，構成伺服系統。數字抽取濾波器用以處理量化器后輸出的1bit數據，輸出一個原始信號波形，并濾除高頻段量化噪聲[12]。

圖1 系統結構圖

MEMS數字檢波器的過采樣ADC基帶帶寬為500Hz，采樣率為128，故輸出信號速率為128kHz。

2 數字抽取濾波器分析及Matlab設計

針對輸出1bit數據流速率為128kHz的高精度MEMS數字檢波器，對其進行128倍的抽取，輸出速率為1kHz的信號。數字抽取濾波器的設計指標如表1所示。

表1 數字抽取濾波器的設計指標

圖2 降采樣示意圖

傳統數字抽取濾波器設計采用手工計算FIR濾波器，過程繁瑣[5][6]。現今各種濾波器設計軟件已經成熟，本文利用Matlab中Filterbuilder工具箱對以上濾波器進行設計并導出simulink模型，輸入具體設計參數如表2所示。

2.1 CIC濾波器

作為整個數字抽取濾波器的第一級，CIC濾波器的主要作用是實現較大的抽取數，為后級濾波器節省資源，同時CIC濾波器可以增大阻帶衰減，接近設計指標[9]。在Filterbuilder工具箱輸入各項指標后可生成CIC幅頻響應圖。

圖3 CIC濾波器幅頻圖

如圖3所示，依據我們的設計指標生成了一個6階16抽取的CIC濾波器。

2.2 補償濾波器

CIC濾波器在實現較大幅度的阻帶衰減的同時，通帶中也會有相應較大衰減，這時需要一個補償濾波器來補償其通帶中的衰減，這里需要注意的是，補償濾波器的阻帶起始頻率如果越接近最終半帶輸出的阻帶起始頻率，濾波效果會更好但是濾波器階數會變得非常大，這樣做會消耗大量資源，這里經過權衡后將阻帶起始頻率設置在1500Hz，生成43階的補償濾波器，使用fvtool可視化工具可以查看補償效果如圖4所示。

圖4 補償濾波器補償效果圖

可以看到經過補償后，通帶截止頻率點400Hz處的幅度為-0.0034dB，滿足設計指標。

圖5 濾波器系統整體級聯圖

2.3 半帶濾波器

使用半帶濾波器作為整個濾波器最后一級，與一般的FIR濾波器相比，半帶濾波器的通帶特性比較平坦，過渡帶的帶寬也比較容易控制，并且濾波器的系數有一半為零，因此減少了設計的硬件開支，減少了濾波器整體的面積和功耗。

通過Fvtool工具將濾波器整體級聯圖作出如圖5，可以看到通帶內波紋遠小于0.02dB，阻帶衰減也達到小于-130dB要求。

3 simulink仿真驗證

在simulink平臺中搭建MEMS數字檢波器的模型如圖6所示。輸入加速度經由MEMS加速度傳感器前端電路，輸出一位數據流，一位數據流經一個反饋系數轉為靜電力反饋至MEMS數字檢波器的敏感器件，用以將MEMS敏感器件回歸原位，構成伺服系統[4]。

圖6 MEMS數字檢波器系統simulink模型

輸入信號為一個低頻的幅度為1g的加速度信號與一個幅度為0.4g的高頻噪聲信號相疊加，圖7分別為輸入信號，輸出1bit數據與最終輸出信號的示波器示意圖。

圖7 示波器示意圖

可以看到，輸入信號通過MEMS數字檢波器前段電路后輸出極高速率的1bit數據流，表現為示波器中密集的1與-1，再通過所設計生成的數字抽取濾波器組進行信號處理，輸出的最終信號完美地保留并還原了原始的加速度信號波形，濾除了高頻噪聲信號。對輸出1bit數據流與最終輸出數據進行頻譜分析如圖8,9所示[11]。

從圖8中可以看到輸出的1bit數據流包含了頻率固定的低頻的加速度信號，高頻噪聲信號以及高頻段大量的量化噪聲信號，帶寬內信噪比為135.7dB。圖9中可以看到高頻段的噪聲信號與量化噪聲信號都已完全被濾除，只保留了帶寬內的加速度信號，同時帶寬內信噪比只下降了約1個dB。

圖8 1bit輸出數據頻譜分析圖

圖9 濾波器輸出數據頻譜分析圖

4 Verilog硬件語言實現

圖10 系統框架圖

在Matlab中對濾波器進行建模仿真后，確定simulink模型的正確性后，可以進行編寫Verilog代碼進行濾波器的硬件實現。Filterbuilder支持直接生成Verilog代碼，但是自動生成的Verilog代碼冗長繁雜[11]。在simulink模型中可以查看底層電路和濾波器系數，依據底層電路與濾波器系數可以編寫Verilog代碼，整個硬件系統框架圖如圖10所示。

系統采用計數器的方式進行時鐘分頻，分別進行16倍，64倍，128倍分頻，并向補償濾波器產生一個降采樣用分頻時鐘，這個降采樣分頻時鐘頻率與64倍分頻后的時鐘頻率一樣，相位相差半個周期，目的是以兩個時鐘的上升沿與下降沿實現補償濾波器中四通道數據分配，以滿足補償濾波器降4倍降采樣的需要，實現波形如圖11所示。

圖11 雙時鐘實現四通道數據分配

在實現濾波器中的系數時，采用CSD編碼可以大大減少資源消耗[6]。其原理是將系數轉化為由0，1和-1組成的編碼，進行優化后產生最少非零元素的編碼，保證用最少的加減運算和移位運算實現系數進行乘法運算后的結果，在公式(1)中通過一個例子演示了CSD編碼的過程。

可以看出原本需要7次移位和加法運算在經過CSD編碼后只需4次移位和加減法運算便可實現原系數乘法運算的結果。

圖12 聯合仿真波形

在通過Modelsim軟件功能仿真后，在Quaters2軟件中配置Altera公司的cycloneIII-EP3C120F484C8型號FPGA板，編寫Testbeach測試文件，通過編譯并進行仿真[7]。將Matlab工作區的MEMS數字檢波器量化器后1bit數據輸出導出，利用Testbeach輸入至Quaters2軟件中，與Modelsim進行聯合仿真得到下圖波形結果。

圖12中由上至下依次為輸入1bit數據，CIC濾波器輸出數據波形，補償濾波器輸出數據波形與半帶濾波器即最終輸出數據波形。可以看到，數字抽取濾波器成功實現了抽取與濾波的功能。

5 總結

本文針對一位輸出的高精度MEMS數字檢波器利用Matlab設計了一套完整的數字抽取濾波器系統，在simulink平臺中建模并仿真，結果顯示濾波后的信噪比只下降了1dB，表明濾波器性能達到期望指標。其次使用Verilog代碼實現整個數字抽取濾波器系統，通過優化代碼減少資源消耗。最后通過Quarts2軟件配置FPGA開發板與Modelsim軟件聯合仿真，結果表明該濾波器成功實現了抽取與濾波的功能，滿足設計要求，有較好的實際應用價值。

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李凡（1993—），碩士研究生，現就讀于湘潭大學，主要研究方向為信號處理與集成電路設計。

金湘亮【通訊作者】（1974—），教授，主要研究方向為傳感與信息獲取、集成電路與系統。

Design and realization of high precision decimation filter for MEMS digital geophone

Li Fan，Jin Xiang-liang
（Hunan Engineering Laboratory for Microelectronics ,Optoelectronics and System on a chip，Faculty of Physics and Optoelectronics Xiangtan University，Xiangtan 411105 China）

In view of the application of oil exploration，a high-precision MEMS digital geophone with one bit output data is used，the digital decimation filter is designed to further process the output data.A MEMS digital geophone system model is complete based on Simulink platform of Matlab，the Filterbuilder toolbox is used to design and modeling the digital decimation filter，the results show that after the digital decimation filter，the SNR decreased by 1dB .Then use the Verilog HDL to realize the filter，using dual clock to achieve four channel data allocation，reduce resource consumption.Through the joint simulation simulation of Modelsim and Quarts2，the simulation result shows that the passband ripple is less than 0.02dB，and the stopband attenuation is smaller than -130dB，the filter effect meets the design requirements.

MEMS；Digital decimation filter；Verilog

國家自然科學基金重點項目（61233010）；國家自然科學基金面上項目（61774129）；國家自然科學基金青年科學基金項目（61704145）；湖南省自然科學杰出青年基金項目（2015JJ1014）。