一種高分辨率積分輸出的A/D轉換電路的設計

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(1.北京自動化控制設備研究所，北京100074; 2.北京振興計量測試研究所，北京100074;3.海軍指揮學院，南京210016 )

0 引言

石英撓性加速度計是慣性導航系統的關鍵部件之一。在慣性導航系統中，需要先對加速度計輸出的模擬信號進行高分辨率的模數轉換(簡稱A/D轉換)，然后進行數字處理[1]。隨著現代集成電子技術的高速發展，未來的A/D轉換電路將具有“高低寬”的特點，包括高速、高分辨率、高精度、高穩定性、低功耗、低電壓、低成本、小體積、模塊化、寬轉換范圍、寬溫度特性、兼容通信總線等眾多特點。

A/D轉換的分類方式很多，一般有積分型(雙積分式、多斜式)、比較型(逐次比較式、余數再循環逐輪比較式、并行比較式、流水線式)、電荷平衡型(電壓/頻率、電流/頻率)和Σ-Δ調制型這四種模式。

A/D轉換的工序一般為：1)采樣。按數字信號的節拍，對被轉換的模擬信號采取樣品。2)保持。將采樣脈沖的幅值保持住，直至下一次采樣時刻到來。3)量化。將采樣的階梯信號按A/D轉換位數劃分成若干層，按照取整舍零的原則對階梯信號進行處理的過程。4)編碼。量化后的信號經過編碼成為計算機使用的數字信號。

目前，市面上有多種高達16位的雙積分式ADC通用集成電路芯片產品，一般都配有并行或串行輸出接口[2]。

逐次比較型ADC專用IC的分辨率可達18位，采樣速率達幾個MHz(如16位、3MSPS的AD7621；18位、2MSPS的AD7641等)，通常多數IC器件采用標準串行接口(I2C或SPI)輸出數據。此外，單片機內嵌ADC也多屬于8～12比特的比較式ADC[3]。

并行比較式ADC又稱快閃ADC，是目前轉換速度最快的ADC，采樣速率能達到1GSPS，用于快速數據采集系統。由于電路需要大量的精密電阻和很大的邏輯陣列，受工藝水平及高精度、高密度集成的限制，其分辨率不易做高。目前，市面上有10位的并行比較式ADC通用集成電路產品[4-5]。

流水線型ADC又稱管道型(pipelined)ADC，最高分辨率可達14位，采樣率可達到10MSPS～100 MSPS量級。8位低分辨率的流水線型超高速ADC的采樣速率甚至可達到2GMSPS量級。流水線型ADC主要適用于視頻、雷達、通信、數字示波器、光譜分析儀等領域的高速、低精度測量[6-7]。

電荷平衡型V/F通常采用專用VFC 芯片完成，如AD650、AD7742等[8]。

Σ-Δ型ADC的轉換分辨率與轉換精度很高，電路組成簡單，幾乎都為數字架構，因此便于集成。但受轉換速率的限制，這種轉換器僅適用于對較低頻率信號的高精度轉換。目前，市面上已有許多標準化小型封裝的Σ-Δ型ADC通用型芯片，例如AD771X系列、CSXX系列產品[9]。

電壓/頻率轉換電路(簡稱V/F轉換電路)屬于一種A/D轉換電路，是慣導系統的重要部件之一，在慣性導航系統中與加速度計串聯，將加速度計的輸出電流轉換成與其成正比的數字脈沖信號，以適應導航計算機計數器接口的計數需要。作為導航計算機計數器的前向接口電路，轉換電路應具有高轉換精度、高分辨率、高穩定性、寬轉換范圍及良好的溫度特性。為了滿足系統對X、Y、Z三個方向加速度信號的轉換需要，一套V/F轉換電路板包括三路同樣的轉換電路[10]。

普通的電荷平衡式V/F轉換電路在系統應用中存在的矛盾是：一方面，由于電路精度與最大輸出頻率成反比關系，限制了電路的最高工作頻率，對一定范圍輸入就是限制了最大刻度系數；另一方面，為使系統有足夠的動態精度，保證輸入信號很小時，導航周期內的采樣值足夠大，希望電路刻度系數越大越好，使得慣導系統在長時間處于小加速度的情況下也能保證足夠的計算精度。采用普通的方案無法徹底解決這一對矛盾，只有采用折衷方案，在精度與速度間尋找平衡，從國內目前水平來看，能達到512kHz頻率輸出、精度10-4已經有相當難度了。

本文提出了一種高分辨率積分輸出的A/D轉換電路方案，其基本原理是采用電荷平衡與A/D轉換復合計算，綜合利用電荷平衡的積分特性保證電路的長時間累計精度；同時，利用A/D轉換的及時性提高了電路輸出速率。電路的等效輸出頻率正比于電荷平衡頻率與A/D轉換精度的乘積，假如采用10kHz、12位A/D，其等效輸出頻率最大可達4096×10kHz=40MHz，精度取決于電荷平衡精度和A/D轉換精度，其中電荷平衡電路僅工作在較低的頻率上(如10kHz左右)，從傳統V/F設計經驗可以知道其設計精度容易得到保證。

1 電路工作原理

1.1 基本構成及工作原理

積分輸出A/D轉換電路設計的基本原理如圖1所示。

圖1 積分輸出A/D轉換電路原理示意圖Fig.1 The scheme of A/D converter circuittheory for integral output

積分輸出A/D轉換電路與傳統V/F轉換器的相同之處是基于電荷平衡的工作原理，包含積分器、電流源、電子開關、邏輯電路等基本部分，通過開關控制電流源的通斷實現積分器上的電荷平衡，從而獲得輸入電壓的量化值。但是，積分輸出A/D轉換電路作為一種自校準數字輸出V/F轉換器，還包含輸入切換開關、14位高速A/D轉換器、計數器、Nios II軟核、串行通信接口等部件,從而實現電路的自校準、計數、輸出等功能。

該電路的工作原理是：積分器對輸入電流積分，同時A/D轉換器定時進行A/D轉換，處理器判斷轉換結果，一旦積分器電壓超出設定值，則啟動平衡回路，釋放一個當量的電荷，同時輸出累加器增加額定數值，如此回路始終處于平衡狀態，而處理器內部的輸出累加器則不斷累計，累加值乘以權數與當前A/D轉換器數值之和為系統取樣周期內的加速度值。系統在取樣時間定時取走此值，清除輸出累加器為零，為下次累加做準備。理論上，由于積分器的作用，不存在電荷丟失，即不存在累計誤差。如果圖1所示的A/D轉換器退化成一位轉換器就是比較器，A/D轉換和數字處理時間忽略不計，則電路退化成目前常用的V/F轉換電路。

從電路的工作原理可以看出，電路內部工作在一個A/D采樣、判斷、反饋的時序中，電路只有完成一個工作時序才能更新一次輸出數據，這樣會對輸出的實時性有一定影響，因此電路的處理器內部必須以相對于輸出數據刷新頻率更高的采樣速率進行更新。為了滿足1ms的慣導采樣周期，處理器內部工作頻率一般要大于10kHz，保證數據在0.1ms內及時輸出。當然，對于10kHz的速率，無論是積分器還是數字邏輯運算都是比較容易實現的。

1.2 輸出頻率的算法

普通V/F轉換電路的轉換特性可以用單位時間內的輸出脈沖數F來表示

F=K×f0×I

(1)

式中，K為反饋因子；f0為基準頻率；I為輸入電流。

由于K×I不大于1，最大輸出頻率為f0。

為了對比驗證，積分輸出A/D轉換電路的轉換特性也可用單位時間內的輸出數字量來表示

F=KT×K×FT0×I+M

(2)

式中，KT為綜合系數，由積分器電容值、反饋電流值、單位脈沖當量持續時間、A/D轉換系數等決定，表示單位脈沖當量的積分電壓對應的A/D轉換值；K為反饋因子；FT0為高頻電路采樣頻率；I為輸入電流；K×FT0×I表示單位采樣時間內的反饋脈沖數；M表示單位時間前后的A/D采樣的差值。

由于KT?1，從式(2)中可知，單位時間內電路的最大輸出數字量，主要由KT與FT0決定，以KT=5000，FT0=10kHz為例，最大輸出數字量可達50M，即等效頻率為50MHz，在電路中可以實現，這對于傳統V/F轉換而言是不可能達到的。

1.3 電路自校準

電路采用自校準技術保證頻率輸出的準確性和長期穩定性。一個完整的三通道自校準數字輸出V/F轉換電路包含四路獨立的積分器和一套共用的邏輯控制電路。每個通道都可以在工作模式或者校準模式下運行。在任意時刻，總有三路通道處于工作模式，而剩下的一路通道處于校準模式。通過復用校準模式的通道，附加的通道可以實時動態地校正誤差而不會造成累計數據的丟失。

在工作模式下，積分器的輸入連接到加速度計的輸出。積分器的輸出量被A/D采樣和轉換。當計分器輸出量達到預定值時，處理器的軟件開始執行合適極性的再平衡控制，隨后軟件開始讀出積分器的剩余量，將該剩余量與用于再平衡的脈沖數進行綜合，輸出數字量正比于輸入電壓(電流)，實現V/F轉換的功能。

在校準模式下，積分器的輸入接地，A/D轉換器工作在超出規定的電壓范圍之外以確定通道誤差。然后輸入連接到精密參考源，執行額外的轉換來確定通道的比值。執行不對稱校準時，開始一個負極性再平衡控制過程，立刻進行一個正極性再平衡控制過程，隨后在輸出端進行A/D轉換。一個校準周期完成后，處理器存儲積分器的誤差常量，將積分器的輸入端切換到加速度計的輸出端口，然后校準下一通道。

2 設計方案

2.1 硬件設計方案

電路的核心是處理單元，采用現場編程門陣列FPGA芯片用于實現邏輯功能，包含了模擬I/O地址解碼和數字控制邏輯、數字通信邏輯。采用Quartus II設計軟件進行FPGA的硬件設計。同時，在芯片中嵌入了Nios II軟核，通過對FPGA芯片進行編程，能夠實現多路輸入通道電子開關的控制、反饋電流電子開關的控制、A/D信號的采樣、運算處理、串口通信等復雜的功能。這種FPGA的軟、硬件結合的設計方法貫徹了通用化、模塊化的思想，很好地綜合了離散邏輯器件和處理器的優點。

采用高精度運放與低漏電流的聚碳酸酯電容器構成積分器，這部分與傳統V/F轉換電路設計相同，積分A/D轉換電路在輸入時采用了多路模擬開關切換，用以實現通道校準。

A/D轉換采用了A/D7895芯片(見圖2)，是一種快速、低功耗(典型值115mW )、四通道同步采樣的14位A/D轉換器，單5V供電，內部包含2.4μs連續逼近A/D轉換。

圖2 A/D7895芯片內部功能圖Fig.2 The scheme of internal function for A/D7895 chip

四路輸入信號同時采樣并保留了它們的相對相位信息。模擬輸入信號范圍可以達到±10V，允許四路中挑選任意組合進行轉換。轉換通道可以通過硬件(通道選擇輸入引腳)或者軟件(對通道選擇寄存器進行編程)來選擇。

采用高精度溫補晶體振蕩器作為標準頻率源和FPGA工作的全局時鐘，用于傳感器通道的計數采樣、積分器采樣換算和A/D采樣控制。

2.2 軟件設計方案

電路的軟件既包含采用Verilog HDL語言編寫的FPGA硬件描述程序，也包含運行于Nios II軟核的標準C程序[11]。Nios II軟核是一個可靈活定制的CPU，它的外設是可選的IP核或自定制邏輯，可以根據系統設計要求，通過SOPC Builder向導式的界面定制裁減得當的SOPC系統。完整的基于Nios II的SOPC系統是一個軟硬件復合的系統，在開發時可以分為硬件、軟件兩部分，如圖3、圖4所示。根據系統設計要求，劃分好各個軟硬件模塊[12]。

圖3 Nios II硬件設計圖Fig.3 The scheme of Nios II hardware design

圖4 Nios II軟件設計圖Fig.4 The scheme of Nios II software design

Nios II軟件的設計流程圖如圖5所示。

圖5 軟件設計流程Fig.5 The scheme of software design procedure

軟件的設計思路是，在系統初始化之后，通過控制電子開關選擇合適的工作模式或者校準模式，執行A/D轉換并讀取數據，判斷積分器的輸出量是否達到設定值。如果達到，則反饋電流的電子開關導通，然后定時進行運算和串口通信，向上位機發送數據，這樣一輪工作循環結束。

實現通用化要求具有通用而靈活的硬件模塊，而設計這些靈活的硬件模塊的關鍵就是軟件設計思想。軟件設計能為系統提供更出色的靈活性和更優良的性能，可以在其操作周期內改變軟件或固件而不會影響硬件設計或生產流程，避免了高成本的硬件設計更改以及隨后的生產流程更改，有助于節省成本。

3 電路仿真

為提高積分器帶寬，最初的設計中積分器運放采用了帶寬25MHz的OPA2228。使用MultiSim軟件對其中的積分器電路進行原理性仿真[13-14]，這時發現OPA2228同相端有微小的振蕩。如圖6所示，實際的試驗中也發現此芯片的高帶寬使得電路在反饋電流接入和斷開時會導致輸出振蕩，影響A/D取值結果。因此，采用帶寬較窄的OPA2227替換運放OPA2228，并且修改了它的外圍電路。

圖6 電路模塊的原理仿真圖Fig.6 The scheme of simulation of circuit module

進一步的仿真結果消除了紋波干擾，如圖7所示，輸入信號與輸出信號反相并且有90°的相位差，放大倍數約為0.13，輸出信號將會到達A/D芯片進行轉換。試驗發現運放的同相端毛刺噪聲消失，不再出現2MHz的高頻分量的毛刺狀波形。

根據原理圖設計一個四層的PCB板作為樣機，尺寸為100mm×96mm×12mm,工作電壓為±15V和+5V直流電壓，通過一個標準的RS-422串聯接口端子為機體提供加速度等數據，電氣接口由一個25管腳的連接器提供。數字地和模擬地共同為一個地，可以有效地提高電路的抗電磁干擾性能[15-17]。電路板的三維圖如圖8所示。

圖7 修改后的電路模塊的原理仿真圖Fig.7 The scheme of simulation of circuitmodule after modified

圖8 電路板三維圖Fig.8 The scheme of 3D PCB

4 測試及分析

試驗采用校準儀的恒流源來模擬加速度計的輸入信號，進行了精度和線性測試試驗，通過計算取常數KT=5500,K表示一個測量周期T內的反饋脈沖數，M表示V2-V1，即一個周期前后的A/D采樣值。轉換電路的精度試驗數據如表1所示。

表1 精度試驗數據

轉換電路的線性測試結果如表2所示。

表2 線性測試結果

由試驗分析可知：電路在刻度系數達到348kHz/mA時，最大輸出頻率為20MHz，且非線性優于10-3，具有較好的精度和動態特性。在同一周期條件下(例如1s)，測量誤差隨著輸入電流值的增加而減小。在同一輸入電流條件下(例如1mA)，測量周期增加時，測量誤差會減小，但精度難以高于10-5。一個反饋脈沖代表的數字量在理論上是常數，實際計算誤差與A/D前后周期測量的電壓值之差有關，算法有待進一步研究改進。

5 結論

高分辨率積分輸出A/D轉換電路采用軟硬件結合設計的方法，運算與控制電路使用FPGA實現，設計靈活方便，能夠在軟件中對測量信號進行誤差補償。轉換電路獲得了較大的刻度系數，提高了加速度計的測量精度。電路的反饋控制速度較低，提高了電路精度，使用A/D測量殘余電荷，減小了測量誤差。轉換電路采用了工作/校準模式，每一個數字轉換器的輸入可以在加速度計輸入、精密電壓參考源、信號地三者之間進行多路復用，而且不用后接可逆計數器，直接數字接口可以靈活輸出，為電路的高精度、小型化、低成本提供了保證。這種高分辨率積分輸出的A/D轉換電路采用了電荷平衡式與A/D轉換復合計算方法，既利用了電荷平衡的積分特性保證電路的長時間累計精度，同時又利用A/D轉換的及時性提高了電路輸出速率，因而對慣性導航系統的加速度信號采樣具有良好的工程應用價值。

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