一種基于FPGA的多通道AD射頻采樣設(shè)計(jì)

邢連營

摘要 介紹了一種基于FPGA的多通道AD4449射頻采樣，運(yùn)用Quartus Il軟件平臺，實(shí)現(xiàn)對射頻采樣的軟件設(shè)計(jì)。提出了AD的相關(guān)接口設(shè)計(jì)，完成射頻采樣電路功能和指標(biāo)的測試。最后，采用Matlab軟件分析數(shù)據(jù)及得出結(jié)果。

【關(guān)鍵詞】A/D變換 DDC DDR LVDS VerilogHDL FPGA

隨著軟件無線電技術(shù)的發(fā)展，將數(shù)字化處理盡量靠近天線是射頻數(shù)字化發(fā)展方向。射頻數(shù)字化技術(shù)省去了變頻等電路，提高了系統(tǒng)的集成性設(shè)計(jì)等。因此，實(shí)現(xiàn)射頻數(shù)字化關(guān)鍵在于高速AD。目前，高速AD的技術(shù)發(fā)展，實(shí)現(xiàn)射頻數(shù)字化己成為可能。本文選用一種高速四通道AD4449芯片，介紹了其相關(guān)配置和接口，完成信號的射頻數(shù)字化功能。

1 多通道AD射頻采r羊電路工作原理

多通道AD射頻采樣電路工作原理是基于帶通信號的采樣理論，采樣頻率高于信號帶寬的2倍，就能不失真的恢復(fù)信號的全部基帶信號。其電路設(shè)計(jì)是射頻信號經(jīng)過放大和抗混疊濾波后，A/D變換一次轉(zhuǎn)換周期輸出DDRLVDS格式的數(shù)字信號和同步時(shí)鐘等，數(shù)字信號送給FPGA進(jìn)行數(shù)字正交解調(diào)等處理。如圖1所示。

2 硬件電路設(shè)計(jì)

2.1 主要器件ADC和FPGA

本設(shè)計(jì)選用TI公司AD4449作為射頻采樣電路的A/D轉(zhuǎn)換芯片，其具有最大采樣數(shù)據(jù)率250MSPS，采樣精度14位，能夠?qū)崿F(xiàn)69dBFs信噪比和86dBe無雜散動態(tài)范圍等特點(diǎn)。FPGA選用ALTERA公司EP4SGX230F1517芯片做數(shù)據(jù)處理平臺，該芯片邏輯資源多，高速LVDS接口和I/O口豐富。FPGA主要完成ADC配置、LVDS解串、數(shù)字信號處理等。

2.2 接口設(shè)計(jì)

芯片AD4449采用串行接口和DDR LVDS接口。當(dāng)使能低電平時(shí)，F(xiàn)PAG輸出不超過20MHz的SCLK給AD提供工作配置時(shí)鐘。在配置時(shí)鐘下降沿時(shí)，F(xiàn)PGA將SDATA數(shù)據(jù)寫入8位AD寄存器里，可通過SDATA數(shù)據(jù)設(shè)置AD的各種模式、各通道的增益控制及修改同步時(shí)鐘延遲參數(shù)等。當(dāng)FPGA解串?dāng)?shù)據(jù)亂碼時(shí)，通常調(diào)整相應(yīng)的解串?dāng)?shù)據(jù)同步時(shí)鐘延遲參數(shù)。AD4449采用DDRLVDS方式與FPGA的高速LVDS連接，其14位四通道數(shù)據(jù)雙路輸出使用雙沿采樣DDR的源同步方式，以提高數(shù)據(jù)的吞吐率和總理論帶寬。LVDS是一種小擺幅差分信號技術(shù)，具有高速傳輸能力和抗電磁干擾等特點(diǎn)。當(dāng)AD4449被配置完后，其輸出雙路DDRLVDS數(shù)字信號，根據(jù)AD4449的接口時(shí)序，通過同步時(shí)鐘的上下沿關(guān)系解串出各通道的數(shù)據(jù)。因此，采樣過程中需要穩(wěn)定的時(shí)鐘來保障采樣的要求。

3 軟件設(shè)計(jì)

多通道AD射頻采樣的軟件設(shè)計(jì)采用Quartus II軟件和Verilog HDL語言。當(dāng)射頻采樣電路供電后，先初始化AD4449寄存器參數(shù)，F(xiàn)PGA對DDRLVDS信號解串，解串后的四路14位AD信號再數(shù)字正交解調(diào)。數(shù)字正交解調(diào)具有NCO及可編程高效數(shù)字濾波器。因此，在采樣時(shí)鐘確定的情況下，可在較寬范圍內(nèi)實(shí)現(xiàn)多種帶寬信號的解調(diào)和數(shù)字匹配濾波。來自模擬前端的射頻信號經(jīng)ADC變成14bit的數(shù)字信號，F(xiàn)s速率為140Mbps，然后該信號分別與NCO產(chǎn)生的本振信號cosω0n，sinω0n相乘，得出兩路相互正交信號，每路分別經(jīng)過CIC濾波器、HB濾波器和FIR濾波器進(jìn)行抽取濾波，轉(zhuǎn)換成I、0基帶信號輸出。如圖2所示。

4 測試結(jié)果

通過FPGA硬件和軟件設(shè)計(jì)，搭建了AD4449的電路測試平臺，進(jìn)行AD的功能和指標(biāo)測試，通過Quartus II軟件自帶的SignaITap邏輯器進(jìn)行采集數(shù)據(jù)，Matlab軟件進(jìn)行FFT數(shù)據(jù)分析。測試時(shí)，采樣時(shí)鐘為140MHz，射頻信號選用數(shù)據(jù)手冊中的230MHz，測試SNR≈ 67dBFs，SFDR≈ 83dBC。

5 結(jié)語

提出了基于FPGA的多通道AD射頻采樣，設(shè)計(jì)實(shí)現(xiàn)AD4449的射頻采樣電路，通過FPGA硬件連接和軟件配置，AD的指標(biāo)測試結(jié)果符合多通道AD射頻采樣電路的要求。在實(shí)際應(yīng)用中，此射頻采樣電路具有信噪比高、多通道幅度和相位一致性性能良好等特點(diǎn)，可完全滿足一些設(shè)備射頻前端數(shù)字化的需求。

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