三維存儲芯片堆疊封裝技術探研

楊建生

(天水華天科技股份有限公司，甘肅天水741000)

隨著便攜式電子、航空和軍用電子應用等電子系統復雜性的增加，對低功率、質量小和緊密封裝技術的要求更多。為了滿足這些要求，克服二維（2D）封裝局限的3D封裝技術越來越多地得到應用。在緊密度方面有了引人注目的進展，整個互連長度更低，寄生特性更低，因而降低了系統功耗。對于硅片封裝效率而言（芯片面積對封裝面積的比率），從目前MCM封裝可得到的硅片效率為20%～90%。然而，與其他2D封裝技術相比，3D技術可提供100%的硅片封裝效率。盡管3D封裝技術能夠提供可觀的優點，但是對此技術更進一步的推廣應用而言，仍存在一些不足。3D封裝技術的主要不足在于其工藝復雜性和高封裝成本。

按照堆疊類型，有3傳統的3D封裝技術，即封裝堆疊、模塊堆疊和裸芯片堆疊。3種封裝技術中，裸芯片堆疊封裝技術在緊密性、集成密度和電性能方面是最先進的類型。這些技術間主要的差別出現在側墻絕緣和互連方法，以及在堆疊式封裝的側墻處對功率、接地和信號路徑的要求。為了側墻絕緣，裸芯片堆疊技術后，IBM公司的側墻互連技術要求硅片蝕刻技術，聚合物介質注入以及側墻減薄技術。相反，其他公司在裸芯片堆疊技術后，采用導電膠技術在側墻處進行裸芯片堆疊技術互連I/O。在封裝密度、芯片對晶圓的效率以及工藝的復雜性方面，每種技術都有其自身的局限。

因此，與傳統的3D裸芯片堆疊封裝技術相比，存在更簡單、更節約成本的3D封裝技術的需求。本文中將論述新研發的3D存儲芯片堆疊技術設計、材料體系和工藝流程，并評定其封裝可靠性。

1 制造過程

制造過程開始于包含約10個芯片的晶圓分段的側墻絕緣。最初位于存儲芯片中線的I/O焊盤被再分配到側墻絕緣層，把I/O再分配芯片堆疊到一起，接著在堆疊式模塊的聚合物絕緣側墻處進行互連，最后為下一級組裝把焊球粘附到側墻金屬焊盤上。

3D封裝制造選擇的材料系統為525 μm厚的硅片，25 μm厚的聚酰亞胺膜，作為芯片鈍化層。熱塑性膠粘劑，為了方便稱為TPA-1，作為膠粘劑被涂覆于聚酰亞胺膜上。也選擇另一熱塑性膠粘劑為側墻絕緣層，稱為TPA-2。其他熱塑性膠粘劑，TPA-3用于堆疊芯片。Al和Ti/Cu金屬化化合物依次作為I/O再分布和側墻互連的導線。

1.1 側墻絕緣

新的3D封裝技術的獨特特點是在I/O再分布前，完成側墻絕緣。此工藝過程形成了改進的制造效率，并簡化了加工步驟。作為側墻絕緣的第一步，就是把完全處理的晶圓切割成幾個晶圓片段，包含一排或兩排芯片。晶圓分割片段后，把與晶圓一樣厚的TPA2條帶輪流置于涂覆了聚酰亞胺膜的TPA1上，又一涂覆了聚酰亞胺膜的TPA1被置于晶圓片段上，TPA2條為顛倒方式。為了回流TPA1和TPA2，施加熱和壓力。當樣品被冷卻，TPA1和TPA2被固化，提供與晶圓片段的強粘附，原因在于它們是熱塑性聚合物。圖1采用光學顯微鏡依次示出了側墻絕緣晶圓片段的俯視圖和剖面圖。

圖1 側墻絕緣晶圓片段的俯視圖和剖面圖

1.2 I/O再分布

側墻絕緣層形成后完成I/O再分布。擁有中央I/O焊盤的典型存儲芯片不能被直接用于裸芯片堆疊封裝制造，因為堆疊式芯片間的電互連應該在堆疊結構的側墻處完成。因此，要求在芯片堆疊技術工藝之前完成對側墻的I/O再分布。I/O再分布包括通路口、金屬化和圖案形成。通路開口于初始I/O焊盤上，是使用O2或O2/CF4氣體混合反應離子蝕刻（RIE）通過TPA1層和聚酰亞胺鈍化膜形成的。圖2示出了通過氧氣反應離子蝕刻（O2RIE）穿過聚酰亞胺PI膜和TPA-1層在I/O焊盤上形成的傾斜通路。完成Al金屬化和圖案形成，以便把初始I/O焊盤互連到絕緣芯片側墻。因為把再分布的I/O焊盤連接到作為T接合連接的互連金屬線的側墻，推薦厚度大于1 μm的I/O再分布金屬焊盤。側墻絕緣層上的再分布I/O焊盤如圖3和圖4所示。

圖2 由O2RIE形成傾斜的通路

圖3 光學顯微鏡的I/O再分布晶圓分段

圖4 在側墻絕緣層上再分布的I/O焊盤的放大視圖

1.3 芯片堆疊技術

下一步就是沿著Z軸方向堆疊I/O再分布裸芯片。使用金剛石切割片把晶圓片段切割成單個芯片，把4個芯片堆疊到一起形成一個模塊。用于芯片堆疊工藝的熱塑性膠粘劑（TPA3）提供良好的粘附強度，形成堆疊式模塊的高機械完整性。膠粘劑不均勻的涂覆能夠在堆疊式芯片之間造成幾個空洞或間隙，在側墻互連上造成穿過芯片的間斷的金屬化。因此，涂覆在芯片表面上的TPA3膠粘劑應進行回流焊，在芯片堆疊技術工藝期間，隨著給定的壓力及高于TPA3的Tg溫度，完全實現平面化。圖5示出了使用TPA3的裸芯片堆疊式模塊圖，在堆疊式模塊中每個芯片相互匹配密切，如圖5（b）所示，圖5（c）也示出了采用TPA3熱塑性膠粘劑后，在芯片之間沒有觀察到顯著的空洞或間隙。

圖5 采用TPA3的4芯片堆疊式模塊

1.4 側墻互連

芯片堆疊技術后，完成側墻互連，把單個的側墻絕緣芯片進行互連。在堆疊式模塊的側墻上形成功率、接地和信號路徑。如前所述，僅僅在芯片堆疊技術工藝后才能完成側墻互連，是因為在堆疊式模塊的側墻處，暴露的再分布I/O已被TPA1和TPA2聚合物進行電隔離。與其他3D芯片堆疊封裝相比，這是新研發的3D封裝最獨特的特點。Ti/Cu金屬化合物可作為側墻互聯技術金屬線使用，而且也作為共晶Pb/Sn焊球的凸點下金屬化（UBM），將在隨后步驟粘附。通過探討Ti/5 μm Cu UMB體系與共晶Pb/Sn焊球保持良好的粘附性，且具有長期的可靠性。圖6示出了4個芯片堆疊式模塊的側墻互連技術Ti/Cu金屬圖案，雖然把地址、接地、功率和一些控制線進行接合，但數據線和別的控制線沒有接合。線寬為100 μm，焊盤為400(μm)2。

圖6 4個芯片堆疊式模塊側墻上有圖案的金屬線

1.5 焊球粘附

3D封裝制造的最后步驟，是把焊球粘附到用于下一級封裝裝配側墻金屬焊盤上。在紅外焊料回流焊爐中，把300 μm直徑的共晶Pb/Sn焊球粘附到涂覆焊劑的Ti/Cu金屬焊盤上。對更好的焊球配準而言，可在表面上提供焊料掩模層。圖7示出了整個工藝完成后，3D裸芯片堆疊式封裝的原型。

圖7 已完成的4個裸芯片堆疊式模塊的原型

2 獨有的特點

新開發的3D裸芯片堆疊式封裝技術比傳統的3D封裝技術所獨有的特點。

2.1 高密度封裝

3D封裝技術可分為三組封裝類型：封裝堆疊技術、模塊堆疊技術和裸芯片堆疊封裝技術。按照硅片效率和電性能，裸芯片封裝技術比其他兩種技術優越。研發的3D裸芯片封裝技術比其他兩種3D封裝技術或傳統2D封裝技術尺寸更小，集成密度更高。

2.2 工藝簡化

全面推廣3D封裝技術的主要挑戰之一是由于其工藝復雜性，制造成本高。圖8和圖9簡圖依次示出了按照IBM公司的設計和本次新研發設計，適于側墻絕緣技術及對芯片邊緣線再分布初始的I/O的兩種不同方法。對IBM公司技術而言，在任何絕緣層形成工藝前，把再分布I/O焊盤置于鄰近的芯片上。因此，需要增加幾個步驟，諸如硅片蝕刻，聚合物介質注入，以及在側墻互連前為了對I/O焊盤進行電隔離需要的側墻平面化。相反，如前所述，在新開發的3D封裝設計中，在I/O再分布前，可易于形成側墻絕緣層。再者，側墻絕緣層處的再分布I/O焊盤已被進行電隔離。因此，裸芯片堆疊技術后，對側墻互連不要求增加處理步驟，與傳統的方法相比，制造工藝更加簡易。

圖8 IBM公司設計的I/O再分布方法，每個片段包含6個芯體，只有一個芯體可應用于3D封裝制造

2.3 芯片對晶圓片更好的效率

根據IBM公司的技術，每個包含6個芯體的片段只有一個芯體，可用于3D封裝制造。這是因為如簡圖8所示，在鄰近芯體上形成再分布I/O焊盤。另一方面，新研發的3D封裝在側墻絕緣層上構成了再分布I/O焊盤。因此，晶圓片中的所有芯片可用于制造如圖9所示的3D封裝，在芯片對晶圓效率方面取得顯著進展。

圖9 按照新研發的3D封裝的I/O再分布方法，在加工的晶圓中所有的芯片都可用于3D封裝制造

3 可靠性試驗

在3D裸芯片堆疊封裝原型上，進行JEDECⅢ級試驗和高溫/高濕度（85℃/85%）試驗。完成這些可靠性試驗，以便驗證已選擇的材料體系和單元工藝狀況，以及證明3D裸芯片堆疊封裝的結構完整性。

3.1 JEDECⅢ級試驗

JEDECⅢ級試驗條件為30℃/60%RH/196 h,接著高于183℃的IR回流焊達1.5 min。進行光學顯微鏡檢查，為的是檢查試驗后的機械失效或退化。在JEDECⅢ級試驗后，未發現顯著分層現象或結構變化。

3.2 高溫/高濕度試驗

采用85℃/85%RH/720 h的高溫/高濕度試驗，來研究該封裝的機械可靠性，發現該試驗樣品的90%以上保持機械完整性。

4 結束語

已確立了一種新的3D裸芯片堆疊封裝，具有更簡易的工藝步驟和更好的芯片對晶圓效率。采用機械芯片的3D存儲芯片堆疊封裝的原型，已成功地進行驗證。3D裸芯片堆疊封裝技術的制造工藝為：

（1）把晶圓切割成為芯片片段；

（2）采用聚合物層壓的芯片側墻絕緣；

（3）在初始I/O焊盤上的通路孔；

（4）從中心焊盤到側墻絕緣層的I/O再分布；

（5）采用聚合物膠粘劑的芯片堆疊技術；

（6）側墻金屬化和圖案形成；

（7）焊球粘附。

該新研發的封裝設計的最獨特特點是在I/O再分布前進行側墻絕緣，這樣取得如下優點：

（1）更好的芯片對晶圓的效率；

（2）在隨后的制造步驟中，顯著的工藝過程簡化。

通過采用該新的3D設計，傳統晶圓上的所有芯片可用于3D裸芯片堆疊封裝制造，而不存在與側墻I/O再分布相關的鄰近芯片損失。再者，該設計能夠簡化下列工藝過程諸如I/O再分布、側墻絕緣、側墻互連和封裝成形。

3-D裸芯片堆疊封裝原型的機械完整性，滿足IEDECⅢ級和85℃/85%試驗要求。

[1]S.F.Al-sarawi，D.Abbott，and P.D.Franzon.A review of 3-D packaging technology.IEEE Trans.Comp.，Packag.，Manufact.Technol[J].Institute of Electrical&Electronics Engineers，Inc.，1998，（Feb）：2-14.

[2]中國電子學會生產技術學分會叢書編委會組編.微電子封裝技術[M].第1版.北京：中國科學技術大學出版社，2003，267-278.

[3]電子封裝技術叢書編委會編.集成電路封裝試驗手冊[M].第1版.北京：電子工業出版社，1998，99-108.