基于FPGA的數(shù)字時鐘管理電路設計應用

劉立巖(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225101)

0 引 言

現(xiàn)場可編程門陣列(FPGA)作為一種高集成的可編程邏輯器件，具有設計靈活、周期短、開發(fā)費用低等特點，是數(shù)字系統(tǒng)電路設計中非常通用的器件，其重要性不言而喻[1]。隨著現(xiàn)代工藝的發(fā)展，F(xiàn)PGA芯片向高密度、高速度、高性能和系統(tǒng)化的方向發(fā)展，而且FPGA開發(fā)工具的智能化功能強大，隨時可以更改設計，便于配置更新，同時實現(xiàn)設計仿真，更便于及時優(yōu)化設計，減少了很多浪費，并降低了研發(fā)周期等風險。在FPGA芯片的設計中，對時鐘管理電路的時間測量精度要求越來越高，使得時鐘管理受到更多的關注并蓬勃發(fā)展[2]。基于FPGA的時間數(shù)字管理電路具有靈活性、可重配性、開發(fā)周期短等優(yōu)點，日益優(yōu)化的時間測量精度可以滿足各測量領域的要求。

1 FPGA介紹

基于FPGA設計的時鐘管理電路的主要作用是實現(xiàn)倍頻，并通過設計語言進行程序實現(xiàn)，主要的應用流程如圖1所示[3]。

圖1 完整的FPGA/CPLD設計流程

為了適應大規(guī)模FPGA設計中多時鐘、高速度、低實驗的要求，芯片選用Xilinx公司的Virtex-Ⅱ系列，其內部最高運行時鐘為420 MHz，選用其中的xc2v1000-5。芯片內提供了8個高精度數(shù)字時鐘管理器(DCM)，可以保證芯片內時鐘信號的零傳送延遲時間，并具有去不對稱性功能(De-skew)，同時可以方便地實現(xiàn)對時鐘信號的常用控制，如移相、倍頻等[2]。在Virtex-Ⅱ系列器件中，DCM的標準原型如圖2所示[4]。

圖2 數(shù)字時鐘管理器

2 實際應用仿真

本文的數(shù)字時鐘電路是基于Xilinx公司推出的Virtex-II系列開發(fā)板進行研發(fā)設計的，該開發(fā)板的主要芯片是xc2v1000。

開發(fā)板的實物圖如圖3所示。

圖3 Virtex-Ⅱ開發(fā)板實物圖

Virtex-Ⅱ是Xilinx公司推出的一項針對高性能可編程解決方案的首個平臺級FPGA器件，可為嵌入式系統(tǒng)提供高度靈活、加快上市時間的可編程應用平臺。xc2v1000屬于Xilinx公司產品系列中的一款芯片，Virtex-Ⅱ產品的配置模式和下載流程如表1所示[2-5]。

表1 Virtex-Ⅱ系列器件下載配置模式設置表

Virtex-Ⅱ系列器件下載配置流程如圖4所示。

圖4 Virtex-Ⅱ系列器件下載配置流程圖

選用Virtex-Ⅱ系列器件的xc2v1000-5BG575，內置資源如表2所示[5]。

通過仿真，移相后的各個時鐘及等效時鐘如圖5、圖6所示，其中clk00000～clk11111表示移相后的各個時鐘，clk表示等效時鐘，s00表示待測信號。

本文采用了200 MHz的計數(shù)時鐘，經90°移相后，系統(tǒng)原理誤差Ts=1/(200 MHz×4)=1.25 ns；所采用的計數(shù)器計數(shù)原理是FPGA對恒溫晶體振蕩器提供的100 MHz時鐘進行二倍頻得到200 MHz時鐘，再對200 MHz時鐘進行4路移相，各路移相后的時鐘彼此相差90°。每一路200 MHz移相時鐘驅動一路計數(shù)器工作，同時保證計數(shù)時刻的一致性，再在信號前沿到達時刻將各路計數(shù)器的輸出鎖存相加，以達到800 MHz的計數(shù)精度[6-7]。造成系統(tǒng)測量誤差的來源主要有系統(tǒng)原理誤差Ts，時鐘相移誤差Tp，計數(shù)時鐘抖晃誤差Tc和信號延遲誤差Td[8]。

表2 xc2v1000-5BG575內置資源

圖6 脈寬測量仿真圖

當采用200 MHz的計數(shù)時鐘時，系統(tǒng)原理誤差Ts=1.25 ns，時鐘移相誤差Tp指4路時鐘信號之間本身的相位偏移，根據(jù)芯片提供的參數(shù)，其最大值Tp為Tp=150 ps，計數(shù)時鐘抖晃是指DCM輸出時鐘信號本身周期的偏差，其最大值Tc為Tc=150 ps[2-10]，芯片內部的信號延遲誤差在設計時可以通過調整內部元器件的放置和連線減至最小，或通過增減門電路使各信號延遲時間盡可能相同。

3 結束語

本文介紹了電子研發(fā)領域應用FPGA芯片數(shù)字時鐘管理方法的流程和經驗。首先由需求入手，將對數(shù)字時鐘管理的方法轉化為開發(fā)印制電路，再根據(jù)移相時鐘、等效時鐘分析不同的誤差，最終在脈寬測量用例中得到了數(shù)字時鐘管理流程的結論。以不同的角度描述數(shù)字時鐘管理在脈寬測量應用的功能。通過實際的工程應用，得出系統(tǒng)測量誤差為T=Ts+Tp+Tc+Td，其最大值小于2 ns，可以滿足高精度測量系統(tǒng)的要求,從而應用于各高精度時間脈寬測量領域。基于FPGA的數(shù)字時鐘管理設計應用具備了設計效率，達到了時間測量精度，能夠滿足各測量領域的設計要求，提高了設計質量。

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