彈上高速圖像數(shù)據(jù)采集通道的設計與優(yōu)化

任勇峰, 康 曦, 單彥虎

(中北大學 電子測試技術重點實驗室，太原 030051)

0 前 言

在導彈的發(fā)射過程中，采編器會接收導彈在發(fā)射過程中采集到的圖像數(shù)據(jù)，將圖像數(shù)據(jù)進行打包編幀，并將數(shù)據(jù)以LVDS的傳輸方式傳送給數(shù)據(jù)記錄器進行儲存，便于數(shù)據(jù)記錄器落地硬回收后對數(shù)據(jù)分析處理。在數(shù)據(jù)回讀時，采編器同樣通過LVDS將數(shù)據(jù)高速下傳至測控臺。但是由于彈上環(huán)境的復雜性，需要對系統(tǒng)進行優(yōu)化以保證系統(tǒng)的可靠性[1]。

1 總體方案設計

該彈上圖像數(shù)據(jù)采集存儲通道主要由采集模塊、主控模塊、存儲模塊和回讀模塊四個模塊組成。采集模塊將彈上采集到的LVDS高速圖像數(shù)發(fā)送給主控模塊存至存儲器，讀數(shù)模塊通過主控模塊讀取存儲模塊中存儲的圖像數(shù)據(jù)。

2 采集模塊設計

2.1 圖像接收硬件電路設計

低電壓差分信號(Low Voltage Differential Signal,LVDS)接口即RS-644總線接口。采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)。雖然有著低功耗、低誤碼率、低串擾和低輻射等特點[2]，但是在信息的傳輸過程中因為電路的復雜性依然存在一定的干擾。

圖1 系統(tǒng)總體框圖

為保證圖像數(shù)據(jù)接口的安全性以及整個系統(tǒng)的可靠度，在數(shù)據(jù)剛進入系統(tǒng)時便進行信號隔離。普通的光電隔離器件不僅體積大、功耗高，而且傳輸速率低，極大地限制了電路設計的可能性[3]。而ADI公司的ADμM系列的磁耦隔離芯片的性能相較于傳統(tǒng)光電隔離器件有了極大飛躍，此系列的芯片由于取消了由光信號轉化為電信號的過程，其功耗最多可以降低到普通光耦的1.6%，例如四通道隔離芯片ADμM3440，雙路16位的圖像數(shù)據(jù)至少需要8片，使有限的PCB空間顯得極為緊張[4]。因此，本設計采用在串行差分線上進行信號隔離的新型隔離芯片ADN4651。

此設計中采用的LVDS數(shù)字隔離式緩存器ADN4651，沿用了ADI公司備受好評的iCoupler技術。相比其他隔離器件的內置低規(guī)格LVDS接口，ADN4651具有更高的LVDS輸出驅動能力，數(shù)據(jù)吞吐速率可達600 Mb/s、抖動超低僅70 ps并且傳播延遲性能很低，最大僅有4.5 ns。與傳統(tǒng)磁隔離芯片相比，ADN4651可以直接隔離高速串行LVDS信號，無需進行解串行化處理。ADN4651的優(yōu)勢節(jié)省了設計資源和時間，保證了數(shù)據(jù)傳輸?shù)恼_度和可靠性[5]。因此，該芯片是針對彈上多路高速LVDS數(shù)據(jù)采集提供隔離式串行接口的最佳選擇。圖像數(shù)據(jù)采集接口電路如圖2所示。

圖2 圖像數(shù)據(jù)采集接口電路

導彈發(fā)射過程中，因噪聲以及振動環(huán)境對設備的干擾，此設計中采用差分屏蔽雙絞線(其屏蔽層可阻止外界干擾信號的進入)作為數(shù)據(jù)采集的傳輸電纜以保證采集的圖像數(shù)據(jù)的準確度及可靠性[6]。設備上游的圖像發(fā)送芯片為串行器MAX9217，故此系統(tǒng)中圖像數(shù)據(jù)接收芯片采用與之對應的專用LVDS數(shù)字視頻解串器MAX9218，形成一個完整的數(shù)字視頻信號傳輸系統(tǒng)。ADN4651輸出的LVDS電平在350 mV左右，而MAX9218輸入接口電平要求范圍為1.8～3.3 V，形成了系統(tǒng)線路電平不匹配的問題。本設計中采用AC耦合的方式先通過電容C105、C106隔直后，再將電阻R25、R26、R31、R32組成的電阻網形成的直流偏置加在ADN4651的輸出線纜上，使其輸出電壓提高在MAX9218輸入接口電壓的要求范圍內，保證數(shù)據(jù)傳輸?shù)目煽啃訹7]。此外，LVDS傳輸線纜差分阻抗典型值為100 Ω，因此在MAX9218的差分接收端并行端接一個100 Ω的匹配電阻R27用于與傳輸線纜的阻抗匹配對于保證信號的正常接收至關重要[8]。

2.2 圖像接收時序的設計和優(yōu)化

在數(shù)據(jù)采集之前，首先對系統(tǒng)進行初始化，解串器MAX9218會啟動其內部鎖相環(huán)PLL跟蹤本地時鐘REFCLK(該系統(tǒng)中為15M)，此時LOCK管腳從高阻態(tài)被置為高電平。待PCLK管腳輸出REFCLK時，即鎖定本地時鐘成功，置LOCK管腳為低電平，通知與之對應的串行器發(fā)送源MAX9217發(fā)送數(shù)據(jù)。此時，在MAX9217差分接收端賦予與輸出端的相同頻率的參考時鐘信號REFCLK。MAX9218通過輸出使能信號DE_OUT (DE_OUT為高電平時，18位的圖像數(shù)據(jù)輸出有效；DE_OUT為低時，9位的控制數(shù)據(jù)有效)至FPGA以確保接收到數(shù)據(jù)的正確性。DE_OUT為高電平時，MAX9218將接收到的串行數(shù)據(jù)轉換為相應的并行數(shù)據(jù)并存入輸出鎖存器，同時從內嵌時鐘中重建并行時鐘PCLK，并用PCLK選通輸出鎖存器，將數(shù)據(jù)傳輸至FPGA。MAX9218在引腳R/F(時鐘邊沿選擇引腳)為高電平時解串后的圖像并行數(shù)據(jù)輸出時序如圖3所示。

圖3 MAX9218解串輸出并行數(shù)據(jù)時序圖

MAX9218接收圖像數(shù)據(jù)的幀格式為320X257X16 bit，而FPGA以8位格式將數(shù)據(jù)存儲至存儲器。在DE_OUT上升沿的時刻開始記錄MAX9218分解的連續(xù)不斷的高速并行數(shù)據(jù)。為解決此問題，將圖像數(shù)據(jù)采集回來后，先將數(shù)據(jù)經過緩存單元FIFO再進行打包處理，這樣同時也可以避免因相位差異引起的問題[9]。并且需要在DE_OUT為低時提前將幀頭寫入后級緩存。圖像數(shù)據(jù)接收模塊其數(shù)據(jù)傳輸流程如圖4所示。

3 存儲模塊設計

硬回收記錄器內部有A、B兩存儲體，互為備份。FPGA將采集到的數(shù)據(jù)通過LVDS片選芯片將數(shù)據(jù)分解到兩個傳輸通道，存儲體采用最快的雙plane交替寫入方式[10]，單片寫入速度可達30 MB/s，雙片寫入速度能達到60 MB/s，該設計滿足兩路LVDS圖像數(shù)據(jù)同時記錄的60 MB/s的寫入速度。

此外，記錄器設有備用讀數(shù)口，備用讀數(shù)口與數(shù)據(jù)傳輸口是同一電氣接口，在記錄器回收后通過專用的備用讀數(shù)電纜直接與地面檢測臺連接，可以把記錄器的數(shù)據(jù)讀回地面計算機[11]。存儲器內部組成框圖如圖5所示。

圖4 圖像接收邏輯流程圖

圖5 存儲器內部組成框圖

4 數(shù)據(jù)回讀模塊設計

4.1 數(shù)據(jù)回讀硬件電路設計

當檢測到上位機下發(fā)的高速讀數(shù)指令后，地面測試臺向設備發(fā)送讀數(shù)請求。采編器的數(shù)據(jù)回讀通道，可實時將記錄器數(shù)據(jù)回讀至上位機進行分析、處理[12]?；刈x數(shù)據(jù)的LVDS發(fā)送接口電路主要由DS92LV1023和SCAN90CP02組成，如圖6所示。

圖6 數(shù)據(jù)下傳接口原理圖

DS92LV1023在3.3 V的電壓穩(wěn)定后，需要FPGA通過內部邏輯配置DS92LV1023發(fā)出同步請求信號以進入同步模式。同步完成后，DS92LV1023依據(jù)TCLK接收到的時鐘通過DIN0-DIN9這10個管腳接收LVDS并行數(shù)據(jù)，將數(shù)據(jù)串化處理后加上起始位1和停止位0共12位數(shù)據(jù)順序發(fā)送串行器的差分輸出端口上[13]。

為避免FPGA的驅動能力不足以及電纜過長對信號傳輸?shù)挠绊慬14]，設計中添加了LVDS傳輸模擬交叉點開關SCAN90CP02， 它帶有預增強功能可預先將DS92LV1023的LVDS信號放大。其每通道的傳輸速率高達1.5 Gb/s，低輸出抖動，通過引腳PEM可配置為四種預增強模式以達到不同強度的增強效果[15]。通過運用此芯片，改善了信號質量，可以保證接收器獲得理想的輸入信號，提高了系統(tǒng)的可靠性。

4.2 數(shù)據(jù)回讀時序的設計和優(yōu)化

當DS92LV1023供電電壓從3.3 V穩(wěn)定到2.5 V時，鎖定FPGA提供的發(fā)送時鐘TCLK，F(xiàn)PGA先將SYNC1和SYNC2引腳均拉高為1，隨時鐘TCLK發(fā)送信號“111111000000”作為請求等待接收端的DS92LV1224與其建立連接。此后，當DS92LV1224的LOCK引腳拉低，DS92LV1023的SYNC1和SYNC2引腳拉低，并保持至少5個時鐘的時間，約83.33 ns，表示傳輸線路已經連接成功[16]。

線路連接成功后，需要保持DS92LV1023有數(shù)據(jù)持續(xù)輸出才能使收發(fā)鏈路暢通，否則鏈路會進行失鎖狀態(tài)，若有數(shù)據(jù)輸出，需要再次同步鎖定。為達到此效果，設計中采用在有效數(shù)據(jù)收發(fā)空閑期輸出無效數(shù)的方法。

FPGA輸出60 MHz的系統(tǒng)時鐘至DS92LV1023的TCLK作為數(shù)據(jù)讀取鏈路的參考時鐘，通過判斷FPGA到DS92LV1023的發(fā)送FIFO中的數(shù)據(jù)是否超過30個決定FPGA發(fā)送的數(shù)據(jù)是否有效。當滿足條件時，發(fā)送無效數(shù)據(jù)“0000000111”；當不滿足條件時，發(fā)送“10+有效數(shù)據(jù)”。簡單有效地解決了鏈路進入失鎖模式的問題，保證了數(shù)據(jù)傳輸?shù)母咝院驼_性。LVDS數(shù)據(jù)回讀流程圖如圖7所示。

圖7 LVDS回讀傳輸流程圖

5 LVDS圖像數(shù)據(jù)測試結果及誤碼測試

系統(tǒng)連接測試臺做閉環(huán)測驗時，測試臺發(fā)送自加數(shù)以便于驗證數(shù)據(jù)的正確性。通過數(shù)據(jù)回讀通道從存儲器讀出的圖像數(shù)據(jù)的原始文件如圖8所示。通過上位機軟件分析，結果為幀結構完整且?guī)瑑葦?shù)據(jù)連續(xù)。將幀結構去除，完整的一幀320X257X16bits的數(shù)據(jù)在Photoshop軟件中進行還原，得到的圖像如圖9所示，從圖中可以看出圖像顏色深淺因數(shù)據(jù)自加有規(guī)律漸變，整幅圖像因幀格式正確完整清晰無缺失。

如圖10所示為系統(tǒng)測試時利用chipscope在線邏輯分析儀獲取的部分關鍵信號工作狀態(tài)。從圖中可以看出LOCK信號同步成功，誤碼數(shù)Errorbyte為0，系統(tǒng)接收數(shù)據(jù)總數(shù)totalbytes呈等差數(shù)列持續(xù)穩(wěn)定增加，數(shù)據(jù)接收正常無誤[17]。

圖8 圖像數(shù)據(jù)原始文件

圖9 一幀數(shù)據(jù)合成圖像

6 結 語

本文設計的彈上雙路高速LVDS采集通道完成了以60 MB/s速度的寫入存儲與數(shù)據(jù)讀取，通過運用地面測試臺的閉環(huán)測試，驗證出數(shù)據(jù)讀取正確。其中針對LVDS的信號隔離運用新型數(shù)字式LVDS隔離芯片ADN4651，針對LVDS數(shù)據(jù)讀取增加了驅動器SCAN90CP02以完成了雙路圖像數(shù)據(jù)采集通道的硬件設計，同時為保證數(shù)據(jù)采集和讀取無誤對其邏輯進行了分析與優(yōu)化。該系統(tǒng)高效、準確的完成了彈上雙路高速LVDS數(shù)據(jù)的采集和讀取，有一定的現(xiàn)實意義。

圖10 LVDS誤碼率測試輸出波形

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