用于快速鎖定全數字鎖相環的反饋調節算法

謝琳琳， 王 揚， 喬樹山， 黑 勇

(1. 中國科學院 微電子研究所 感知中心，北京 100029；2. 中國科學院大學，北京 100049)

頻率調制是無線通信系統中重要的組成部分．基于小數鎖相環的頻率合成器通常用作本振，起到將基帶信號搬移到載波頻率上的作用．傳統的鎖相環主要由模擬器件實現: 壓控振蕩器產生振蕩信號，作為輸出信號的同時，分頻后與參考時鐘在鑒相器中比較相位，通過電荷泵輸出誤差電壓，經過無源環路濾波器，控制壓控振蕩器，最終使相位差不再發生變化，達到鎖定[1-3]．然而，壓控振蕩器、電荷泵、環路濾波器等模擬器件易受工藝、電壓、溫度的影響，易產生電容漏電、電流失配、動態范圍有限等問題．同時，模擬器件通常占芯片面積大，難以在不同工藝間移植．相比于模擬鎖相環，全數字鎖相環采用數字器件或數字等效電路，所有模塊輸入輸出均為數字信號，對外部噪聲和環境變量并不敏感，也更加適應逐漸變小的工藝尺寸和電源電壓．此外，數字電路可以使用自動計算機輔助設計軟件，設計周期更短、易集成、可移植．

鎖相環的鎖定時間是一個重要的性能參數．在一些低功耗應用場景中，芯片在沒有事件發生時需要進入休眠模式，鎖相環也被關閉．當有事件發生，芯片被重新喚起發送數據時，環境變量很可能已經發生變化，原本保存的鎖相環參數已經失效，此刻鎖相環的鎖定時間顯得尤其重要．

鎖定時間與鎖相環采用的相位檢測機制和環路濾波器帶寬有關．全數字鎖相環結構有多種，對應不同的相位檢測機制．一種結構類似于傳統的模擬鎖相環，將其中的模擬器件替換為數字方式實現，由時數轉換器、數控振蕩器、數字環路濾波器和分頻器等組成[4-5]．但它難以獲得準確的整數相位差，極可能鎖定在其他諧波處，且難以實現快速鎖定．一種基于繼電鑒相[6-7]的結構通過超前和滯后信號調節控制碼，無法計算準確的小數相位差，鎖定時間長．筆者采用另一種結構，它使用相位累加器替代分頻器，配合時數轉換器，該相位校準機制完全工作在數字域，可以隨時獲得當前的整數和小數相位差[8]．在該結構中，可以將校準過程劃分為幾個部分，在不同的過程中使用具有不同帶寬的濾波器．筆者提出的反饋調節算法還可以在校準過程中根據實時相位差動態調節環路濾波器參數，實現自適應的可調環路濾波器，最終達到快速鎖定的目的．同時全部電路均由軟件根據代碼自動生成，方便移植到不同工藝．

1 基于相位累加器和時數轉換器的全數字鎖相環

文中采用的全數字鎖相環結構如圖1所示．參考時鐘fR來自外部晶振．數控振蕩器輸出高頻可變時鐘fV同時也是整個電路的輸出信號．頻率控制字定義為fV的理想頻率與fR的比值．由于fR與fV完全異步，比較二者相位時易產生亞穩態問題，因此令頻率高的fV采樣fR，新產生的低頻時鐘fV，R與fV同步，作為全局時鐘．相位累加器1在fV，R上升沿時累加頻率控制字，估計參考時鐘相位RR，相位累加器2累加fV的上升沿再被fV，R降采樣同步，估計可變時鐘相位RV．由于相位累加器的精度有限，需要使用時數轉換器計算小數相位量化誤差ε，定義為fR上升沿與下一fV上升沿之間的相位差．最終得到的總相位差φe，經過環路濾波器去除量化噪聲后，控制Cc、Cf1、Cf2調節數控振蕩器輸出頻率直至進入鎖定狀態．

圖1 基于相位累加器和時數轉換器的全數字鎖相環結構

具體實現過程中，數控振蕩器作為全數字鎖相環的核心部分，是實現數字-頻率轉換功能的基礎．為了同時滿足精度和頻率范圍的要求，數控振蕩器整體采用折疊式環振結構[4， 9]．整個數控振蕩器由三級組成，分別是粗調級、一級精調級和二級精調級．輸入Cc、Cf1、Cf2，即可產生頻率可調的方波信號．時數轉換器用于測量小數相位量化誤差ε．它采用簡單的基于延時鏈的結構[10]，輸出nr代表著fR上升沿與前一個fV上升沿的時間間隔Δtr等效的反相器延時的個數．定義圖1中的歸一化的時數轉換增益KTDC=TV/TDINV，TV為fV的周期，TDINV為反相器的延時，則小數相位量化誤差ε和總相位差φe可分別表示為

文中提出的快速鎖定反饋調節算法作用于式(2)得到的總相位差φe，克服了傳統鎖相過程中環路濾波器結構單一、帶寬固定的缺點，自適應地調節Cc、Cf1、Cf2，在實現鎖相功能的同時縮短了鎖定時間．

2 環路濾波器的類型介紹

根據階數的不同，環路濾波器可大體分為Ⅰ型、Ⅱ型和高階3種[10]．Ⅰ型濾波器如圖2(a)所示，其中α為比例因子．使用Ⅰ型濾波器的全數字鎖相環只有一個由數控振蕩器產生的極點．它具有 -20 dB/dec 的噪聲過濾特性，它的 -3 dB 帶寬(fBW)為

fBW=αfR(2π) ．(3)

圖2 濾波器結構

Ⅱ型濾波器增加一條積分支路，如圖2(b)所示，ρ為積分環路增益，在零頻處引入了第2個極點，得到 -40 dB/dec 的噪聲性能．Ⅱ型鎖相環的固有頻率ωn和阻尼系數ζ分別為

高階濾波器通常選擇無限長單位脈沖響應(Infinite Impulse Response，IIR)濾波器，它比有限長單位脈沖響應(Finite Impulse Response，FIR)濾波器結構簡單，濾波能力強．由于復雜的IIR結構穩定性差，因此設計級聯的單極點濾波器，如圖2(c)所示．使用高階濾波器通常需要Ⅱ型濾波器提供零頻處的極點，使用時將它們級聯在一起．其中單級IIR濾波器的 -3 dB 帶寬(fBW， iir1)為

fBW，iir1=λfR(2π) ．(6)

3 快速鎖定調節算法

濾波器的階數越高，帶寬越窄，濾波性能越好，但鎖定時間越長．傳統的濾波器結構單一，需要在帶寬和鎖定時間折中．為了在獲得同樣濾波性能的同時實現快速鎖定，設計過程中配合不同結構的環路濾波器，增加了結構和參數自適應特性，提出了反饋調節算法，如圖3所示．根據數控振蕩器的三級結構，分別尋找每級的最佳控制碼，使輸出頻率逐步靠近目標頻率．控制碼Cc、Cf1、Cf2分為3部分：

其中，Mc、Mf1、Mf2為基準碼，Tc、Tf1、Tf2為相對碼，Tfrac為ΣΔ調制器輸出的小數碼，OV、OVf1、OVf2為 2 bit 有符號進位．初始時，Mc、Mf1、Mf2取預存值或中間值(數控振蕩器每級可調范圍Nc、Nf1、Nf2的一半)，使初始值到目標值的平均距離最短，其他碼清零．定義歸一化的頻率差Δφe為相位差φe的差分值．定義歸一化單位增益Δφc、Δφf1、Δφf2為Cc、Cf1、Cf2± 1時Δφe的變化量，在調節過程中實時修正．

圖3 快速鎖定調節算法流程圖

首先開始粗調，直接根據Δφe判斷是否需要改變Cc: 當Δφe<Δφc/2，則證明粗調已鎖定，否則直接計算需要調節的粗調相對碼

Tc=[Δφe/Δφc-Δφc/2] ．(10)

如果Cc超出了可調范圍0～Nc，取邊界值，返回繼續計算Tc，如果一直超出可調范圍，則溢出標志OV一直為1，持續一定時間后判定無法鎖定，停止計算．Cc改變后存儲當前Cc為Mc，重新計算φe、Δφe和新的Tc、Cc直到無需改變，粗調鎖定完成．

進入一級精調后，與粗調類似，判斷是否鎖定完成后，計算Tf1、Cf1，直到一級精調鎖定完成．粗調與一級精調過程直接根據Δφe計算Tc、Tf1，可以在Δφe較大時實現快速鎖定．相當于Ⅰ型濾波器且α=1，穩定性較差，但由于可以在后續對Cf2的調節過程中通過進位影響Cc、Cf1，實際上對Cc、Cf1和Δφc、Δφf1的準確度要求并不高，長期失鎖時選取Cc、Cf1的平均值強制進入下一級．

圖4 全數字鎖相環中的濾波器圖5 ΣΔ調制示意圖

當Δφe較小時，需要更高的準確度，二級精調的濾波器整體結構如圖4所示．二級精調開始時，EN取0，只引入Ⅱ型濾波器，濾除噪聲，減小帶寬．設初始的 Δφe/ Δφf2=η0，調節過程中根據 Δφe/ Δφf2自適應選擇濾波器參數：

α2=ρ=2-((η0-Δφe/Δφf2)/2+10)．(11)

如式(4)和式(5)，阻尼系數ζ固定為0.5，帶寬受ρ影響．二級精調對φe/Δφf2而不是Δφe進行操作．φe/Δφf2經過Ⅱ型濾波器產生Tf2，無需反復存儲Mf2、清零Tf2，更加穩定．當Cf2達到最優時，輸出頻率距離目標頻率仍有一定量化誤差．此時控制EN為1，啟動高階濾波和ΣΔ調制．ΣΔ調制的結構如圖5所示，它將前面忽略的小數部分轉化為高頻的Tfrac，可以將帶內量化噪聲推向帶外，被濾波器濾除．此時的相位差極小，加入高階濾波器可以有效濾除有限的時數轉換器精度、器件等引起的誤差．

4 測試結果

整個全數字鎖相環采用180 nm互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)工藝實現，除與功能無關僅為測試設計的輸出驅動模塊外，所有電路版圖設計均通過數字后端自動完成，具有可移植性，芯片照片如圖6(a)所示．整個芯片的有效面積為 0.9 μm2．測試時使用 1.8 V 電源電壓，晶振產生 20 MHz 的參考時鐘，單片機輸入頻率控制字．測試結果顯示全數字鎖相環的輸出頻率范圍為 290～ 1 051 MHz．全數字鎖相環輸出最低頻率時的功耗為 8 mW，當輸出的頻率增大時，數控振蕩器、時數轉換器和相位累加器2的工作頻率增大，功耗也逐漸增加，最高為 17 mW．由于使用了環振結構的數控振蕩器和基于延時鏈的時數轉換器且自動生成版圖，限制了全數字鎖相環的噪聲性能，因此整體的噪聲性能一般，如圖6(b)所示，低頻時積分抖動較小，為 10.5 ps 左右，數控振蕩器內的環振結構在高頻時受上升下降時間影響，穩定性下降、性能變差，噪聲偏大．

圖6 芯片照片及測試結果

圖6(c)舉例說明了反饋調節算法的鎖定過程，目標頻率設為 425 MHz，初始頻率偏移為10.75%時的鎖定時間為 6.6 μs，相當于132個參考時鐘周期．圖6(d)匯總了輸出不同頻率時的鎖定時間，由于測試時每一級數控振蕩器的初始控制碼均設為中間值，在每一級調節過程中，距離該級中間值越遠，則該級鎖定時間越長，因此總鎖定時間呈現上下波動狀．平均鎖定時間為 6.4 μs，相當于128個參考時鐘周期．最長鎖定時間為 9.7 μs，相當于194個參考時鐘周期．表1中對比了測試所得的各項性能．雖然受工藝和自動生成版圖的影響，功耗和抖動性能一般，但文中提出的反饋調節算法使全數字鎖相環的鎖定時間明顯縮短．

表1 測試結果對比

5 結 束 語

為了實現快速鎖定的全數字鎖相環，文中選擇了基于相位累加器和時數轉換器的電路結構，分析了3類傳統濾波器的特性，克服了傳統鎖相過程中環路濾波器結構單一、帶寬固定的缺點，增加了自適應特性，提出了濾波器類型和參數自適應的反饋調節算法．并在 180 nm CMOS工藝下設計實現了完整的全數字鎖相環芯片，驗證了該算法的可行性和有效性．

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