碳化硅MOSFET電路模型及其應用

周郁明， 劉航志， 楊婷婷， 王 兵

(安徽工業大學 電氣與信息工程學院，安徽 馬鞍山 243002)

相較傳統的硅(Si)材料金屬氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)，基于第三代半導體材料碳化硅(SiC)的MOSFET更能勝任大功率、高溫度等嚴酷的應用環境[1-2]．

在實際情況下，由于人為因素或者負載故障，功率半導體器件有時會運行在短路或雪崩條件下，這種情況盡管一般非常短暫，但是會退化器件的特性甚至引起器件失效．目前，不少文獻對SiC MOSFET在短路狀態下的魯棒性和失效進行了實驗測試以及理論模型分析[3-8]，這些文獻多集中在直流母線電壓、驅動條件以及線路寄生參數等外部影響因素的研究．

眾所周知，SiC MOSFET在熱氧化生長氧化層(SiO2)的過程中，在SiC/SiO2界面生成了大量的陷阱[9]．這些陷阱能夠降低溝道中自由電子Fowler-Nordheim(FN)遂穿的有效勢壘高度，增強電子在SiC MOSFET氧化層中的隧穿幾率;同時，為了減小導通電阻，SiC金屬氧化物半導體(Metal Oxide Semiconductor，MOS)器件的氧化層厚度一般要比Si MOS器件的薄[7]，這在一定程度上也增強了電子在氧化層中的隧穿幾率．電子隧穿幾率的增加，直接導致柵極氧化層的泄漏電流增加．另外，處于短路狀態下的功率半導體器件承受著很高的電流應力，器件溫度急劇上升，溫度升高加劇了電子往氧化層中的注入，也導致了氧化層泄漏電流增加．同時，在柵極驅動電壓消失后，器件內部大量的熱量來不及散發出去，會導致MOSFET結構中的P阱區/N漂移區的PN結存在著密度很高的泄漏電流，器件繼續自熱，并最終可能造成器件損壞．

在傳統的SiC MOSFET電路模型的基礎上，筆者建立了一種新穎的、計入SiC/SiO2界面陷阱的SiC MOSFET電路模型，模型引入了漏源極的PN結泄漏電流模型和柵極氧化層的泄漏電流模型．利用該模型評估了不同密度的界面陷阱對處于短路狀態下SiC MOSFET特性的影響，所取得的結果對SiC MOSFET的驅動電路、故障保護電路的設計以及SiC MOS器件技術都具有一定的參考意義．

圖1 考慮泄漏電流的SiC MOSFET等效電路模型

1 模型的建立

1.1 SiC MOSFET的電路模型

圖1為文中所建立的新穎的SiC MOSFET等效電路模型．其中，虛線框內為不少文獻所采用的SiC MOSFET等效電路模型[10-12]，該模型由受控電流源ICH以及外圍電路構成．ICH是基于Shichman-Hodges物理模型的三段電流表達式，分別描述MOSFET工作在截止區、線性區和飽和區; 外圍電路主要是CGD、CGS和CDS這3個結電容來描述MOSFET的動態特性．一些文獻在此模型的基礎上增加了溫控源，用于補償溫控靜態特性[10-11]．筆者在虛線框所示的電路模型基礎上，增加了兩個受控電流源IG=LK和IDS=LK，分別來描述SiC MOSFET的柵極氧化層泄漏電流和漏源極PN結的泄漏電流．

1.2 泄漏電路模型

1.2.1 柵極氧化層泄漏電流模型

對于SiC/SiO2結構的泄漏電流，以往觀點認為只有Fowler-Nordheim遂穿起決定作用[7， 13-14]．然而，隨著溫度升高，N溝道MOSFET氧化層中電子的遂穿加劇，因而表明還存在熱激勵的陷阱輔助遂穿形式的導通機制，而Poole-Frenkel (PF)發射模型可以很好地擬合柵極氧化層泄漏電流(JG=LK)與FN電流(JFN)的差值[13-14]，即JG=LK=JFN+JPF．文中所使用的FN與PF電流模型及其參數[13-15]如下：

其中，msc=0.29me，mox=0.42me，φB= 2.68- 0.007(T- 300)，Eox= (VGS-Vfb)tox，φt= 1.2 eV，εox= 5.14．

1.2.2 PN結泄漏電流模型

大量的實驗結果表明，工作在短路狀態下的SiC MOSFET，即使在柵極驅動電壓消失后，器件的漏極存在著較為明顯的拖尾電流[4-6， 8]．眾所周知，MOSFET是多子器件，不存在像IGBT那樣的少子儲存效應，因而正常關斷時是不會出現拖尾電流的．這一現象說明處于短路狀態下的MOSFET，在柵極驅動電壓消失后，其結構中的P阱區/N漂移區構成的PN結存在著較高的泄漏電流．

一般地，半導體PN結的泄漏電流包括熱產生電流(Ith)、雪崩電流(Iav)和擴散電流(Idiff)，文中所用到的3種電流模型及其參數如下[6]:

其中，NA=3.5×1017cm-3，ND=7.5×1015cm-3，τg= 2 ns，S= 0.124 cm2，αn= 4.6× 105exp(-1.78× 107E)，αp= (6.3× 106- 1.07× 104T) exp(-1.87× 107E)，Jn=IDSS，Jp=0，εSiC= 9.7× 8.854× 10-14F·cm-1，Dn= (kTq)μn，Dp= (kTq)μp，Ln= (Dnτn)1/2，Lp= (Dpτp)1/2，ni= (NVNC)1/2exp(-Egq(kT))．

1.3 反型層遷移率模型

圖1中的溝道電流ICH是基于Shichman-Hodges物理模型的標準長溝道器件模型，模型中的常數遷移率不足以描述SiC/SiO2界面陷阱對溝道自由電子的散射作用．一般地，溝道中的自由電子遭受4種散射，分別是體晶格散射、聲子散射、表面粗糙度散射和庫侖散射，4種散射所對應的遷移率分別用μB、μAC、μSR和μC來表示，根據Mathiessen法則，SiC MOSFET溝道中自由電子的反型層遷移率μinv可表示為[16]

在上述表達式中，T代表器件工作溫度，Qinv為反型層電荷，Qtrap為界面陷阱電荷，E⊥為溝道有效電場，其余符號為常數或者經驗值[16]．

筆者用上述反型層遷移率μinv替換標準的長溝道器件模型中的常數遷移率，這樣，溝道電流ICH集成了SiC/SiO2的界面參數即界面陷阱電荷Qtrap．

2 結果與分析

目前，最有效的減小SiC/SiO2界面陷阱密度、提高SiC MOSFET遷移率的方法是一氧化氮(NO)氣氛下的高溫鈍化，能夠將SiC/SiO2界面陷阱密度減小兩個數量級．筆者選取文獻[17]在 1 175℃ 的NO氣氛下，分別經過 120 min、15 min、0 min 這3個不同退火時間得到的SiC/SiO2界面陷阱(interface trap)密度在能級中的分布，并分別定義為trap0、trap1、trap2．而界面陷阱電荷Qtrap則是界面陷阱密度對能級的積分[16]．3個不同退火時間的Qtrap分別為 7.00× 1010cm-2、1.40× 1011cm-2和 2.57× 1011cm-2，并定義為Qtrap0、Qtrap1和Qtrap2．

2.1 柵極氧化層泄漏電流模型的驗證

筆者首先對所采用的柵極氧化層的泄漏電流模型進行了驗證．圖2是在不同氧化層電場強度(Eox)和寬溫度范圍內，模型的泄漏電流和文獻[13]實測數據的對比，圖中同時畫出了常規的、沒有柵極泄漏電流模型的仿真結果．由圖可見，文中所采用的模型能準確反映出不同溫度下SiC MOSFET柵極氧化層的泄漏電流隨電場強度的變化，而傳統的模型因沒有集成柵極氧化層泄漏電流及溫度參數，則不能反映出這種變化．

基于所建立的模型，筆者討論了SiC MOSFET柵極氧化層在硬開關短路狀態下的退化．由于電子的隧穿作用，溝道中的電子往MOS器件氧化層中注入，并形成泄漏電流，在短路狀態下，這種注入變得更加強烈，因而器件特性的退化也變得更加明顯．MOSFET柵極氧化層的退化，一個重要的標志是當正常的驅動脈沖加在柵極時，器件的柵極驅動電壓(VGS)在脈沖的后期出現了下降[3， 5， 7]．圖3示出了直流母線電壓為 500 V 的短路狀態下SiC MOSFET柵極驅動電壓的波形．圖3中的小插圖對比了3種界面陷阱分布對VGS退化的影響．由圖3可見，界面陷阱密度對SiC MOSFET的柵極氧化層的退化并沒有多大的影響，這是因為在短路狀態下MOS器件內部產生了大量的熱量，增加了電子往氧化層中注入的幾率，盡管界面陷阱能夠降低FN隧穿的勢壘高度，但是此時與溫度相關的PF熱發射在氧化層的電子注入機制中占據了主導作用[13-14]．

圖2 SiC/SiO2結構JGLK-Eox特性實驗與模型對比圖3 界面陷阱密度引起的FN勢壘降低對VGS的影響

2.2 PN結泄漏電流模型的驗證

為了驗證PN結泄漏電流模型的準確性，筆者先將模型的仿真數據與文獻[8]的實驗結果進行對比，其中硬開關短路電路結構和參數與該文獻的保持一致．圖4為短路狀態下SiC MOSFET漏源電流(IDS)和漏源電壓(VDS)實驗數據和仿真的對比．可以看到，模型的仿真結果和文獻的實驗數據取得較好的吻合度．

圖4 短路狀態下SiC MOSFET模型與實測VDS、IDS波形對比圖5 短路狀態下不同界面陷阱密度對應的SiC MOS-FET短路電流IDS與器件溫度Tj

進一步地，筆者對3種不同的SiC/SiO2界面陷阱密度所對應的短路電流與器件結溫的動態波形進行了對比，結果如圖5所示．由圖5可見，在器件出現失效時，器件的結溫達到 1 000 K 左右，文獻[5-6]的實驗結果也與此數據相近;同時，還可以看到，界面陷阱電荷Qtrap越高，器件出現失效的時間反而延長，也就是說，器件能夠承受短路電流應力的能力反而增加．這是由于Qtrap越高，MOSFET反型層的電子數量越少，其通態電阻越高，因而在相同的直流母線電壓下短路電流應力變小，器件失效的時間出現了延遲．

圖6 延緩失效的VDS、IDS波形對比

圖5所對應的失效，本質上是由于短路狀態下的電流密度大、器件溫升快所導致的熱損壞，此時驅動電壓仍施加在柵極上，實際短路測試中，SiC MOSFET還會表現出前文所述的另外一種失效模式即延緩失效．這種失效是在柵極驅動電壓消失后，由于器件內部熱量沒有及時散發、溫度仍很高，MOSFET結構中P阱區/N漂移區的PN結存在很高的泄漏電流，導致器件也出現了失效．圖6示出了SiC MOSFET“延緩失效”時的VDS、IDS與文獻[8]的對比，所對應的柵極驅動電壓也在圖中示出，3種界面電荷所對應的器件在柵極驅動電壓消失時刻的拖尾電流也以小插圖的形式在圖中示出．從圖6中可以看出，柵極驅動電壓在t= 19.4 μs 消失后，器件的拖尾電流仍保持較高的水平，文獻[4-6]也驗證了這一點．

表1 不同密度界面陷阱的SiC MOS的短路耐受能力

衡量功率半導體器件短路特性的兩個重要參數，一個是一次短路測試過程中不致器件失效的臨界能量(Ecr)，一個是短路耐受時間(tscwt)．這兩個參數的值越高，意味著器件能夠抵御短路電應力的能力越強．表1列出了3種界面陷阱所對應的Ecr和tscwt，可見隨著SiC/SiO2界面陷阱密度的增加，Ecr和tscwt均呈現上升的趨勢，表明器件抵御短路電應力的能力增加，從而為短路故障保護裝置可靠動作贏取更多時間，有利于功率變換系統安全運行．

3 結 束 語

文中建立了包含SiC/SiO2界面陷阱效應的SiC MOSFET的電路模型，引入了柵極氧化層的泄漏電流模型和PN結的泄漏電流模型．驗證了所建立的SiC MOSFET模型的準確性，評估了工作在短路狀態下的SiC MOSFET的性能退化或者失效機制．結果表明，在短路狀態下，高密度的界面陷阱能夠減緩SiC MOSFET的熱應力，延長器件的短路故障耐受時間;短路引起的柵極驅動脈沖的退化主要是電子的Poole-Frenkel (PF)發射引起的，而界面陷阱引起的FN遂穿勢壘的降低帶來的影響并不明顯．

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