基于ZYNQ7000的低功耗軟件無線電平臺設計

尹志偉 程亮亮

摘 要：文章針對專用無線通信系統中低功耗的應用需求，給出一種新的軟件無線電處理平臺的硬件設計方案。該平臺滿足軟件無線電的設計要求，采用Ⅺlinx公司的ZYNQ7000架構處理器，通過外設器件型號優選，實現具有高性能、功耗較低的軟件定義無線電硬件平臺，且已在工程項目中成功應用。

關鍵詞：無線通信；軟件無線電平臺；低功耗：ZYNQ7000

傳統的軟件無線電處理平臺一般采用GPP+DSP+FPGA的通用架構，3種異構處理器分別實現不同的功能，如圖1所示。

其中ARM負責主控功能，實現平臺的中心控制、有線接口協議、無線通信協議等；DSP為波形物理層的核心，實現波形接入控制、基帶信號的編解碼、交織解交織、調制解調等；FPGA主要負責信號的上下變頻、窄帶譯碼等功能[1]。

傳統的多芯片架構存在問題：單板功耗高，布板面積大。而目前無論是軍事應用還是民用專業電臺應用，均對小型化、低功耗的需求日趨強烈，與此同時，隨著應用軟件對硬件平臺的處理性能的不斷提高，高性能與小體積、低功耗已經成為處理平臺的基本要求，而傳統的數字硬件平臺設計方式越來越難以滿足這一需求[2]。

本文給出了一種基于ZYNQ7000架構SoC的軟件無線電處理平臺設計方案，并分析和論證了低功耗設計的思路。

1 硬件架構設計

SoC目前是處理器發展的趨勢，ZYNQ7000是Xilinx公司發布的雙ARM內核+FPGA架構的SoC。該系列芯片采用28 nm工藝，具有高性能、低功耗等優點，而且該系列芯片具有不同處理性能型號，可滿足不同類型的產品需求。其中，部分型號具有可兼容封裝，可以在不更改電路設計的情況下實現產品硬件的升級。

我們選用ZYNQ7000作為新一代數字平臺的核心處理器。基于ZYNQ7000的平臺基本架構如圖2所示。

圖2基于ZYNQ7000的數字平臺架構

ZYNQ7000的ARM核負責主控、接入等功能，FPGA負責物理層，ARM與FPGA之間的圖中配合ZYNQ7000的是高集成度的收發芯片，該類芯片具有ADC，DAC，混頻、濾波、增益控制等功能，便于降低平臺的功耗和布板尺寸。

結合新一代VHF/UHF的基本需求，我們設計了相應的功能原理框圖，如圖3所示。

2 器件選型

器件選型在是小型化、低功耗設計的關鍵環節，選型原則是：在滿足產品需求的情況下盡可能選用低容量、低頻率、低電壓、低功耗的器件。

2.1 ZYNQ7000選型

ZYNQ7000系列芯片有多種型號，每種型號對應不同的性能，不同型號的ZYNQ7000芯片的ARM核差別不大，主要區別在于最高主頻的不同。在低功耗設計中應盡可能選用速的型號，這樣對應的功耗相對較低。

LS部分資源的選擇基于軟件的需求，在滿足軟件需求的前提下，選用資源最少的型號，這樣芯片的靜態功耗相對較低。為了方便硬件升級改造，盡量采用可兼容不同型號的封裝。

除此之外，廠家針對某些型號提供了經過低功耗篩選的型號，例如對應XC72030-2的低功耗型號為XC72030-2L，該低功耗型號的芯片與原型號相比可降低15%功耗。

2.2 DDR選型

DDR的類型很多，從DDR1到DDR4，每一代都會有不同的工作電壓方式，不同形態對應的功耗不同，而ZYNQ7000支持LPDDR-2 （1.2 V）、DDR2 （1.8 V）、DDR3 （1.5 V）、DDR3L （1.35 V）4種類型。其中LPDDR-2工作電壓最低，功耗也最低，與DDR3相比至少可降低0.4 W的功耗。選型原則：盡量選用低容量、低電壓、低數據率的型號。

2.3 ADC和DAC

ADC和DAC的選型對數字平臺的功耗影響很大，因為該部分的電路設計會影響到時鐘芯片的選型和功耗，所以需要重點考慮。

傳統的數字平臺架構中，中頻收發鏈路通常采用分離的ADC和DAC。DAC-般選用帶混頻的芯片，對于140 MHz的中頻而言，DAC芯片功耗一般不低于0.3 W，ADC功耗也在0.2 W左右。除此之外，電路中需要提供相應的時鐘電路，為了保證采樣信號質量和采樣頻率，需采用低抖動的具有倍頻功能的時鐘芯片，這類時鐘芯片的功耗一般都在0.5 W以上。這種方案ADC和DAC相關的功耗至少需要1W。

為了降低單板功耗，可選用高集成都的中頻收發芯片，該類芯片自帶鎖相環，ADC，DAC，混頻等功能，對于140 MHz的中頻信號而言，其功耗不高于0.5 W。

2.4 Flash

ZYNQ支持的FLASH類型有：并行NorFlash，NandFlash，QSPI- Fla sh，其中QsPI- Fla sh連接管腳數最少，對于處理器而言，IO管腳帶來的功耗也最少，因此優選QSPI-Flash。

目前主流的QSPI-Flash有+3.3 V供電和+1.8 V供電兩種類型，為了進一步降低功耗，應選用+1.8 v供電的型號。

2.5緩沖器

緩沖器有很多功能，如電平轉換、增加驅動能力、數據傳輸的方向控制等，當僅僅基于驅動能力的考慮增加緩沖器時，必須慎重考慮，因驅動電流過大會導致更多的能量被浪費掉。所以應仔細檢查芯片的最大輸出電流是否足夠驅動下級芯片，當可以通過選取合適的前后級芯片時應盡量避免使用緩沖器。

2.6上下拉電阻

從節約功耗及芯片的倒灌電流能力上考慮，上拉電阻應足夠大，以減小電流；從確保足夠的驅動電流考慮，上拉電阻應足夠小，以增大電流；在高速電路中，過大的上拉電阻會使信號邊沿變得平緩，信號完整性會變差。

因此，在考慮能夠正常驅動后級的情況下，盡可能選取更大的阻值，以節省系統的功耗。對于下拉電阻，情況類似。

2.7接口芯片

對于設備中的各種外設，如網口、USB口、RS2332串口等，要進行各種型號的功耗對比。盡可能選用廠家最新的型號，新型號一般會采用較新的工藝，相應的功耗也會較低。

3 供電設計

3.1供電方式

傳統的背負式電臺一般采用集中供電的方式，電臺中的各功能模塊統一由直流電源模塊供電，這種方式適用于車載設備等對體積功耗不敏感的應用場景。對于背負、手持等電池供電的設備而言，集中供電效率較低，且電流在傳輸線上的壓降也會比較大，功率損耗高。

為了提高電源電路的轉換效率，在小型化、低功耗設備中應采用分布式電源供電。分布式供電具有以下優點：可靠性高，轉換效率高，電壓穩定性好，電磁兼容和安全性可以方便實現，并可易于設計分時啟動、電源功耗控制。

除此之外還應該注意，盡量都選用以此轉換，避免多次轉換，提高電源效率。并且在設計時，同一個電源電壓盡可能共用一個芯片，減少電源芯片的使用量。

3.2電源電路設計

由于采用雙ARM+FPGA架構，且有多種外設，數字平臺需要多種電源電壓。僅以ZYNQ7000來說，就需要0.95 V、1.8 V和3.3 V電壓，因此需要很多電壓變化單元。通常，有以下幾種電壓變換方式：線性調節器；DC-DC；低漏失調節器（Low Dropout Regulator， LDO）。其中LDO本質上是一種線性穩壓器，主要用于壓差較小的場合，所以將其合并為線性穩壓器。

線性穩壓器的特點是電路結構簡單，所需元件數量少，輸入和輸出壓差可以很大，但其致命弱點是效率低、功耗高，其效率完全取決于輸出電壓大小。

而DC-DC電路的特點是效率高、升降壓靈活，缺點是電路相對復雜，紋波噪聲干擾較大，體積也相對較大，價格也比線性穩壓高，對于升壓，只能使用DC-DC。

因此，關于電源選型，需主要以下幾點：（1）對于電源紋波噪聲要求不嚴的情況，盡量用輕載高效型的DC-DC，提高DC-DC在輕載和重載時的效率，降低損耗。（2）用DC-DC可以提高效率，但是干擾相對大一些。要考慮DC-DC對外界的干擾，如開關信號走內層降低干擾等。（3） DC-DC設計時，電感選型要注意，要選擇DCR較小并且磁損耗較少的電感，提高電源效率。（4）電池供電產品，通常要做防反接，也有可能做防高壓設計，如果用二極管，盡量用壓差較小的肖特基二極管。（5）如單板內用到MOS管，盡量用Rdson小的MOS管，降低MOS管損耗。

4 動態電源管理

動態電源管理是指在系統運行期間通過對系統的時鐘或電壓的動態控制來達到節省功率的目的，這種動態控制與系統的運行狀態密切相關，該工作往往通過軟件來實現。主要可從以下幾個方面進行考慮：（1）設計設備的待機狀態模式，該模式需要保證在可以快速啟動設備的前提下，盡可能關掉各功能電路的電源，使功耗降到最低。（2）根據軟件對硬件資源的使用情況，實時調節主芯片工作頻率、邏輯資源的占用、功能電路的狀態等，使工作模式下功耗盡可能最低。（3） DDR在待機狀態下，盡可能處于自刷新狀態，或是關掉DDR芯片電源，此時無法熱啟動。（4）關閉空閑的外設控制器和外設。做驅動設計時，要關掉主芯片沒有用到的所有模塊，降低功耗。如沒有用USB，那就關掉USB模塊。（5）前面板的顯示頻在不用時，盡量關掉。

5 結語

隨著芯片技術的發展，在手持式、背負式專軍用通信電臺中，低功耗設計會成為一個越來越迫切的問題。隨著一些新技術的出現并應用于相關的設計中，例如先進的電源管理芯片、先進的處理器，給設計者提供了更大的靈活性，可以大大降低數字平臺的功耗。

[參考文獻]

[1]張劍鋒基于認知無線電的電臺架構研究[J].軟件，2011（5）：56-58

[2]李濤龜臺自動測試與分析系統的設計與實現[D].濟南：山東大學，2012.