基于LVDS的高速數據存儲系統優化設計

程洪濤， 趙冬青， 儲成群， 袁小康， 楊文豪(. 中北大學 儀器科學與動態測試教育部重點實驗室，太原 03005； . 中國電子科技集團公司 第五十八研究所，江蘇 無錫 4035)

0 引 言

遙測數據存儲器是遙測系統的重要組成部分，其功能是實時記錄飛行器發射、飛行過程中的各種狀態參數，為飛行器的性能分析驗證提供數據支持[1,2]。隨著飛行器向著智能化的方向發展，飛行器飛行過程中需要采集存儲的參數越來越多，對存儲系統實時數據存儲速率及容量的要求越來越高；傳統的單片FLASH寫入速率較低不能匹配數據傳輸速率[3]；傳統的并行數據回收接口，回收讀數速率慢，數據量較大時，回收需要耗費大量的時間。因此，需要對存儲系統進行綜合優化設計。

1 總體方案設計

在某次工程應用中要求存儲系統能夠正確、實時記錄采集系統發送來的44.65 MB/s的高速有效LVDS數據，存儲容量不低于8 GB，存儲系統在完成8 GB數據記錄后能夠自動停止記錄。

為滿足工程需要設計了以FPGA作為控制核心，LVDS作為高速數據接口，NAND FLASH為存儲介質的高速存儲系統[4]；存儲系統采用模塊化設計思想，按功能分為高速數據存儲模塊、數據接口模塊以及配置模塊；數據存儲模塊用以接收存儲數據采集系統發送來的高速LVDS數據；數據回收讀數接口模塊能夠與地面測試設備通信，實現存儲系統的功能測試及數據回收讀數；配置模塊包括電源、晶振、PROM等，保障系統能夠正常、可靠地工作。整體設計方案見圖1。

圖1 數據存儲系統設計框圖

2 LVDS接口設計

數據回收讀數接口常采用簡單的并行傳輸方式進行數據回收，由于并行傳輸易受到外界干擾及信號間的串擾影響，并行接口回收讀數線纜長度僅為幾十cm，數據回收速率僅為2MByte/s，對于大容量存儲系統采用該低速的并行接口，將會耗費數小時才能完成數據回收工作，因傳輸距離不足在某些場合進行數據回收讀數十分不便[5]，為此采用LVDS接口代替傳統的并行接口。LVDS是一種低壓差分信號傳輸技術，其邏輯狀態的變換電壓值僅有350 mV，能夠快速改變傳輸狀態，有著較大的傳輸帶寬；對于LVDS數據的發送與接收選用SN65LV1023和SN65LV1224驅動芯片；為滿足數據遠程傳輸的需要，減少信號在傳輸過程中的損耗，保障傳輸信號的完整性，在硬件電路上采用了為解決LVDS傳輸距離的專用芯片高速驅動器CLC001和數據均衡器CLC012，經過驅動均衡后保證了信號的完整性[6]，傳輸距離可以增加至百米，數據發送端與數據接收端通過屏蔽雙絞線進行連接；接收端和發送端電路設計原理圖如圖2所示。其中，電容C1和C2的作用是在LVDS串行發送芯片與電纜驅動芯片之間進行AC耦合；R2=1.5 kΩ電阻用于調整驅動芯片CLC001輸出信號電壓為1.0V；電阻R7和R8的精度為1%，阻值為100 Ω，用于改善電纜均衡器輸入端的電感效應以及避免上升或下降過快產生振鈴現象；信號接收端R13=100 Ω的匹配電阻其作用是防止因阻值不匹配造成的信號反射[7]。

圖2 LVDS接口收發原理圖

3 存儲速率優化設計

設計采用NAND FLASH K9WBG08U1M芯片作為存儲介質，單片容量為4GB，其數據輸入端口及命令、地址輸入端口均由外部的8個I/O引腳實現，使用CLE和ALE信號作為地址與命令的區分信號，完成地址、命令和數據的分時復用。K9WBG08U1M芯片內部集成了兩個獨立的存儲空間chip1和chip2，通過CE1和CE2信號進行選通控制，1個chip內包含8 192個block，分為4個平面plan0、plan1、plan2、plan3，內部結構如圖3所示[8]；NAND FLASH是基于頁讀寫，塊擦除的工作模式，進行數據寫入時首先拉高CLE信號將外部的8個I/O鎖定為命令輸入，寫入編程命令“80h”，然后拉低CLE信號，同時拉高ALE信號將外部IO鎖定地址輸入，寫入5個周期的地址數據，接著拉低CLE信號，寫入數據，最后再切換為命令輸入寫入確認命令“10 h”完成數據加載過程，數據經過自動編程過程后將數據寫入到FLASH內；其中編程過程中需要等待一個較長的時間，頁編程典型時間為200 μs，最大為700 μs，且該時間內不響應外部指令，頁編程時間的存在限制了數據寫入的速率[9]。

根據任務需求可知，若想準確接收存儲采集系統發送來的LVDS數據，存儲系統的最小存儲速率不能低于采集系統的數據傳輸速率；較長的頁編程時間是制約寫入速率的關鍵因素，頁編程時間為芯片的固有特性不可以減小和消除，設計采用雙平面交替編程、流水線式操作思想來實現時間復用，如圖3所示。將NAND FLASH 2個chip內的8個pane分為4組，其中：chip1中的plan0和plan、plan2和plan3；chip2中的plane0和plane1、plane2和plane3為1組，選擇兩片plane同時進行讀寫操作，提高數據的寫入速率。

圖3 NAND FLASH 內部結構圖

雙平面交替編程的過程如圖4所示，利用芯片內部不同平面可以單獨進行操作的特性，連續循環對各組進行數據加載和頁編程操作，大幅度提高了單片Flash的存儲速率[10-12]。當第1組加載完成后，頁編程的最大時間約為700 μs，此時對2、3、4組加載，加載時間大約為{2×[(4×1 024+7)×clk_period]+t_DBSY}×3=823.2 μs>700 μs其中，clkperiod=1/30 MB/s為讀寫時鐘周期，tDBSY=1 μs為等待時間，由此可知完成3組數據加載需要的時間大于頁編程的最大時間，即第4組完成加載時，第1組一定完成頁編程操作，可以實現4組連續循環加載。在此操作方式下，單片FLASH的最大數據寫入速率為(4 096×8 Byte)/{2×[(4×1 024+7)×clk_period+t_DBSY]×4}=29.85 MB/s[13]存儲系統采用雙片容量為4 GB的FLASH，通過擴展兩片FLASH的數據存儲速率為，能夠滿足正確接收存儲采集系統發送來的高速LVDS數據。

圖4 雙平面交叉編程操作流程圖

4 降頻緩存設計

為保證存儲器接收數據的完整性，實現數據的可靠接收存儲，使用FPGA內部的雙口RAM構建一個2級ping-pang緩存結構對數據進行緩存，采用數據分流的思想降低寫入FLASH端口的數據速率[14-15]。設計采用了2級緩存結構，以8 KB的雙口RAM作為1級緩存，以2個4 KB的RAM構建的ping-pang結構作為2級緩存；FPGA接收到采集系統發送來的高速數據后在60 MB的時鐘下寫入1級的緩存；緩存切換實時監測1級緩存的半滿信號，如果1級緩存內的數據量大于6144 Byte，控制模塊從1級緩存內讀出4KByted的數據交替寫入后級的ping-pang緩存內，FLASH控制模塊在30 MB的時鐘下依次從ping-pang緩存內讀出數據并交替寫入FLASH_A和FLASH_B。通過2級ping-pang降頻緩存設計可有效提高寫入數據的完整性，避免復雜的時序控制導致存儲數據發生位置錯亂的情況，1級、2級緩存切換時序如圖5所示。

圖5 緩存切換控制時序圖

5 命令接收的可靠性優化設計

存儲器能夠準確接收綜合控制裝置發送的指令信息是存儲器能夠正確工作的關鍵，避免存儲器因外界干擾進入錯誤的工作狀態需要對命令方式做可靠性優化設計。傳統的命令識別采用三線制組合命令解碼來實現[16]，三線制組合解碼實現命令識別的方式可靠性并不高，在工作環境中因強磁場等干擾使命令線上高低電平發生變化，勢必會導致存儲器接收到錯誤指令，造成數據記錄失敗。設計提出了采用命令與數據組合識別的方式實現指令接收，在某一命令碼下與數據線上出現特定數據時才會執行相應操作，記錄命令解碼如圖6所示，只有當命令線上高低電平連續為000、001、010、011、100的同時，數據上為連續的76h、85h、41h、14h、90h才認為是記錄命令。通過該復合指令識別方式可以大大降低存儲系統對命令的誤判而進入錯誤的工作方式；存儲器接收成功命令后會進行相應操作進入特定的工作模式，與此同時，存儲系統將會以串行的通信方式向外反饋當前的工作模式，作為判斷命令發送成功的判斷依據。

圖6 命令識別時序

6 試驗驗證

對存儲系統進行優化設計后，將系統連接到地面的綜合測試設備上進行測試，測試設備以50MB/s的數據傳輸速率向存儲系統發送自加數，存儲器存儲8GByte數據后，使用長度為5 m的屏蔽雙絞線纜通過LVDS接口以5MByte/s的速率進行數據回收讀數。讀取的部分數據如圖7所示，EB90為數據幀結束標志，EB 90前面的4個Byte為數據幀計數；對回收的數據進行數據處理分析，對數據幀格式、幀計數連續性及誤碼進行校驗，經多次存儲、讀取驗證，數據正確無誤，無誤碼、丟幀現象存在，存儲系統工作穩定可靠。

圖7 部分回讀數據示例

7 結 語

設計采用雙平面交替編程、流水線式操作方法提高存儲系統的數據寫入速率；改進數據回收讀數接口，解決數據回收讀數傳輸距離及讀數速率的不足，節省回收讀數時間；在時序上對命令接收進行了可靠性優化，采用2級ping-pang結構對數據進行緩存保證數據寫入時序完整性；優化后存儲器工作穩定、可靠，數據存儲速率可以達到60 MByte/s。

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